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RSS订阅原创 FPGA 实战：基于双 FIFO+AXI4 的 ADC 数据 DDR3 存储与回读设计
在FPGA/SOC开发中，FIFO作为异步数据缓冲的核心模块，常需与标准化总线接口（如 AXI4）对接，以实现不同时钟域、不同数据宽度的外设间数据交互。本人在 “ADC 采样数据存储至 DDR3” 及 “DDR3 数据回读” 的实验项目中，基于实际业务需求设计了一套双 FIFO（写 FIFO + 读 FIFO）与 AXI4 主设备接口的全双工转换方案。fifo2axi4是接口转换的核心，负责将 FIFO 的简单读写接口，转换为 AXI4 主设备的完整事务（地址 / 数据 / 响应），是整个设计的逻辑核心。
2025-10-05 11:47:43
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原创 如何实现三分频电路
在FPGA工程师岗位的面试中，分频电路设计是常见的考点。其中，三分频电路相比二分频、四分频等2的整数次幂分频要复杂一些，因为它无法通过简单的触发器翻转来实现50%占空比。今天我们就来详细讲解如何在FPGA中实现三分频电路，并提供两种设计方案及其优化思路。
2025-09-27 13:00:41
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原创 一文看懂LUT（查找表）的本质
请用一个电路实现三人投票逻辑（超过一人赞成则通过）。你可能会立刻画出几个与门、或门组成的电路。但FPGA工程师的思路不同：他们会先列出真值表，然后将这个真值表“写入”一个叫做LUT的神奇元件中。这个LUT就变成了你想要的投票电路。那么，LUT究竟是什么？为什么它被称为FPGA的可编程之魂？
2025-09-24 10:49:25
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原创 FPGA 实现 I2C 协议：从原理到实战详解
提示：本文详细阐述了12C通信协议的一主多从模式，涉及硬件电路设计中的起始条件、终止条件、数据传输机制，以及软件时序设计中的发送与接收、应答和IIC时序，重点介绍了如何通过SDA和SCL线进行数据交换。
2025-09-10 15:26:50
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原创 AXI4协议详解：高效数据传输的核心机制
提示：在现代 SoC（片上系统）设计中，各个功能模块之间的通信效率直接决定了整个系统的性能。AXI4（Advanced eXtensible Interface 4）作为 ARM 公司 AMBA（Advanced Microcontroller Bus Architecture）总线标准的重要组成部分，凭借其高性能、高灵活性的特点，已成为片上互联的事实标准。本文将深入解析 AXI4 协议的核心特性、工作机制及应用场景。
2025-09-04 14:35:48
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原创 Vivado无法在所选 IP 上运行自定义 IP的解决办法
通过在网络上的资料查阅，发现可能是芯片选型问题，我所使用的 IP 核不支持当前项目中选择的 FPGA 器件型号，于是我更换为支持当前器件的 IP 核版本，如图。2.general->选择自己的芯片型号–>ok。1.选择齿轮setting选项。
2025-09-02 17:39:15
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原创 FPGA UDP 回环实验全解析：从协议原理到工程实现
本文详细解析了基于FPGA的UDP回环实验，从UDP协议原理到工程实现。UDP协议凭借无连接、低延迟特性，广泛应用于工业控制和实时数据采集。实验通过正点原子工程，实现上位机与FPGA的以太网UDP数据环回。系统架构包含时钟管理、RGMII-GMII转换、ARP/UDP处理等模块，重点分析了UDP接收模块的三段式状态机设计，确保数据正确解析。实验完整呈现了FPGA以太网通信的核心流程，为开发者提供实用参考。
2025-09-01 09:57:24
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原创 全网最全！！！手把手教你本地部署DeepSeek+VS Code，一键搭建本地大模型
本文手把手教你如何在快速部署DeepSeek开源大模型，并搭配VS Code实现高效开发调试。无需云端资源，利用本地GPU/CPU即可运行AI模型，适合开发者进行二次开发、学术研究及本地化AI应用搭建。
2025-02-22 17:24:35
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空空如也
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