altera 的fifo使用方式

最新推荐文章于 2024-03-02 12:42:09 发布
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分类专栏： FPGA
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本文链接：https://blog.youkuaiyun.com/crjmail/article/details/105948897
本文深入解析了ALTERA提供的LPM_FIFO参数宏模块，详细介绍了SCFIFO和DCFIFO两种工作模式，尤其针对DCFIFO模式下读写端的重要信号进行了阐述，并对比了Legacy mode和Show-ahead mode在读取FIFO数据时的不同行为。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。

FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO

其中SCFIFO指读写用一个时钟进行同步，可以支持同时读写的功能。

其中DCFIFO指读写使用不同的时钟进行同步，这在设计多时钟系统中相当有用，可用于不同时钟同步信号之间的同步调整。

首先看看DCFIFO模式下的几个比较重要的信号：

[A]在写端，主要有以下几个信号：

       (1) data[n-1:0]：写入数据信号总线；

       (2) wrreq：写入请求信号，高有效

       (2) wrclk：写入同步时钟；

       (3) wrfull, wrempty：用于指示写端FIFO为空或者满的状态；

       (4) wrusedw[log2(SIZE_FIFO)-1:0] ：写入的数据个数，按写入个数递增；

上述信号都与写入时钟srclk同步；

[B]在读端，主要有以下几个信号：

       (1) q[n-1:0]：读取数据信号总线；

       (2) rdreq：读取请求/确认信号，高有效

       (2) rdclk：读取同步时钟；

       (3) rdfull, rdempty：用于指示读端FIFO为空或者满的状态；

       (4) rdusedw[log2(SIZE_FIFO)-1:0] ：读取的数据个数，按读取顺序递减；

FIFO主要有两种工作模式：
(1) Legacy mode(Legacy synchronous FIFO mode )

(2) Show-ahead mode(Show-ahead synchronous FIFO mode)

其中：
在Legacy mode，读端的rdreq信号作为读取FIFO的请求信号(REQ)，读取数据在rdreq置位后的第二个时钟周期有效。

在Show-ahead mode，读端的rdreq信号作为读取FIFO的确认信号(ACK)，读取数据在rdreq置位后立即有效，不要额外的读取周期。

【引用】关于ALTERA提供的FIFO核使用原理
jasonwoodlee的专栏
09-09 5171
本文引用自Suinchang《关于ALTERA提供的FIFO核使用原理》 ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。 FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO 其中SCFIFO指读写用一个时钟进行同步，
FIFO的使用(基于vivado)
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03-20 5323
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对altera的FIFO读写操作深入研究
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