DDR3读写时序

硬码农二毛哥

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文章标签： fpga开发 DDR3

于 2022-03-14 10:00:00 首次发布

本文链接：https://blog.youkuaiyun.com/clj609/article/details/123464163

本文详细介绍了DDR3的读写时序，包括DDR接口信号的分类和作用，以及DDR写时序和读时序的具体步骤。在DDR写操作中，通过wr_burst_req、app_en等信号控制数据写入；而在读操作中，利用rd_burst_req、rd_burst_data_valid等信号获取数据。理解这些时序对于FPGA开发者控制DDR3至关重要。

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DDR接口时序比较复杂，想要完全搞懂需要下一番功夫。如果使用DDR3控制器IP控制DDR3，只需要熟悉DDR3读写时序就可以轻松控制DDR读写，下面分别对DDR接口信号和DDR读写时序进行介绍。

DDR接口信号

DDR接口信号分为DDR对外接口信号、用户应用接口信号和读写控制信号。对外接口信号直接与DDR芯片连接，用户应用接口信号为DDR控制器IP输出信号，通过用户控制接口信号生成控制DDR读写控制信号。

DDR 对外接口信号

对外接口信号直接与DDR芯片连接。

	//ddr interface
    .ddr3_addr                      (ddr3_addr),   //ddr address	
    .ddr3_ba                        (ddr3_ba),     //ddr bank address
    .ddr3_cas_n                     (ddr3_cas_n),  //ddr column address strobe
    .ddr3_ck_n                      (ddr3_ck_n),   //ddr clock enable 
    .ddr3_ck_p                      (ddr3_ck_p),   //ddr positive clock	
    .ddr3_cke                       (ddr3_cke),    //ddr negative clock 
    .ddr3_ras_n                     (ddr3_ras_n),  //ddr row address strobe	
    .ddr3_we_n                      (ddr3_we_n),   //ddr write enable
    .ddr3_dq                        (ddr3_dq),     //ddr data	
    .ddr3_dqs_n                     (ddr3_dqs_n),  //ddr data positive clock	
    .ddr3_dqs_p                     (ddr3_dqs_p),  //ddr data negative clock	
    .ddr3_reset_n                   (ddr3_reset_n),//ddr reset
    .init_calib_complete            (init_calib_complete),//ddr init done   
    .ddr3_cs_n                      (ddr3_cs_n),   //ddr chip select		
    .ddr3_dm                        (ddr3_dm),     //ddr data enable
    .ddr3_odt                       (ddr3_odt)

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