无尽的苍穹-优快云博客

原创光纤接口、GTX高速收发器基础知识学习、光口眼图测试--FPGA学习笔记28

光纤接口是用来连接光纤线缆的物理接口，简称为光口。其原理是利用了光从光密介质进入光疏介质从而发生了全反射。通常有FC、SC、ST、LC、D4、DIN、MU、MT等等各种形式接口。

2025-01-21 14:22:39 1045

原创以太网实战AD采集上传上位机——FPGA学习笔记27

使用FPGA实现AD模块驱动采集模拟电压，通过以太网上传到电脑上位机。

2025-01-16 16:02:22 1071

原创以太网UDP协议栈实现（支持ARP、ICMP、UDP）--FPGA学习笔记26

UDP（User Datagram Protocol），即用户数据报协议，是一种面向无连接的传输层协议。无连接是指在传输数据时，数据的发送端和接收端不建立逻辑连接。简单来说，当一台计算机向另外一台计算机发送数据时，发送端不会确认接收端是否存在，就会发出数据，同样接收端在收到数据时，也不会向发送端反馈是否收到数据。由于使用 UDP 协议消耗资源小，通信效率高，所以通常都会用于音频、视频和普通数据的传输（如视频会议等）都会采用 UDP 协议进行传输，这种情况即使偶尔丢失一两个数据包，也不会对接收结果。

2025-01-05 19:29:42 1753 2

原创以太网ICMP协议(ping指令)——FPGA学习笔记25

IP是网际互连协议的缩写。IP协议是TCP/IP协议簇中的核心协议，它为上层协议提供无状态、无连接、不可靠的服务。IP协议规定了数据传输时的基本单元和格式。IP协议是OSI参考模型中网络层的重要成员，与ICMP协议及IGMP协议共同构成OSI参考模型模型中的网络层。ICMP是的缩写，即互联网控制消息协议。它用于TCP/IP。

2025-01-04 13:44:14 1032

原创 xilinx 芯片使用vivado导出pindelay文件——FPGA学习笔记24

2、在TCL命令窗输入 link_design -part。(芯片型号) 回车，导出文件在该目录下。1、创建一个空的工程。

2024-12-25 10:59:57 373

原创以太网ARP协议——FPGA学习笔记23

ETH_TXCTL 和 ETH_RXCTL 控制信号同样采用 DDR 的方式在一个时钟周期内传输两位控制信号，即上升沿发送/接收数据使能（TX_EN/RX_ DV）信号，下降沿发送/接收使能信号与错误信号的异或值（TX_ERR xor TX_EN、 RX_ERR xor RX_DV）。目的 MAC 地址：接收端的硬件地址，在 ARP 请求时由于不知道接收端 MAC 地址，因此该字段为广播地址，即 48’hff_ff_ff_ff_ff_ff。广播：MAC FF FF FF FF FF FF。

2024-12-25 09:41:52 941

原创以太网PHY_MDIO通信（基于RTL8211）--FPGA学习笔记22

最大值 1500 称为以太网的最大传输单元（MTU， Maximum Transmission Unit），之所以限制最大传输单元是因为在多个计算机的数据帧排队等待传输时，如果某个数据帧太大的话，那么其它数据帧等待的时间就会加长，导致体验变差，这就像一个十字路口的红绿灯，你可以让绿灯持续亮一小时，但是等红灯的人一定不愿意的。单播地址：第一个字节的最低位为 0，比如 00-00-00-11-11-11，一般用于标志唯一的设备；（55-55-55-55-55-55-55））实现数据的同步。

2024-12-08 20:49:54 1281

原创 ZYNQ程序固化——ZYNQ学习笔记7

1、对ZYNQ进行配置添加Flash2、添加SD卡3、重新生成硬件信息4、创建vitis工程文件5、勾选板级支持包6、对系统工程进行整体编译，生成两个Debug文件，如图所示。7、插入SD卡，格式化为8、考入BOOT.bin文件9、将SD卡插入开发板，调节启动方式为SD卡启动10、正常上电程序从SD卡成功读出。

2024-11-17 13:29:30 657

原创用户自定义IP核——ZYNQ学习笔记6

通过自定义一个 LED IP 核，通过 PS 端的程序来控制底板上 PL 端 LED1 呈现呼吸灯的效果，并且 PS 可以通过 AXI 接口来控制呼吸灯的开关和呼吸的频率。

2024-11-16 21:30:14 539

原创 xilinx vitis 更换硬件平台——ZYNQ学习笔记5

2、选择带有bit信息。1、重新生成硬件信息。4、打开更新硬件选项。5、选择新的硬件信息。6、打开系统工程界面。

2024-11-03 19:38:04 756

原创 ZYNQ7045之YOLO部署——FPGA-ZYNQ Soc实战笔记1

输入时固定的，因为存在全连接层，网络有24层卷积，2个全连接层，包含大量1x1卷积，最终7x7x30表示，7x7个各自，每个格子有30个数据，30个数据包含两个部分1：位置信息（第一个候选框中心点x） 2：预测中心点纵坐标 y 3：候选框W宽度 4：高度H5：第一个候选框置信度6：位置信息（第二个候选框中心点x） 7：预测中心点纵坐标 y 8：候选框W宽度 9：高度H10：第一个候选框置信度11~20：类别信息以及最后的损失函数。

2024-10-30 10:15:22 2864

原创 AXI GPIO按键控制——ZYNQ学习笔记4

是什么？是PL部分的一个IP软核，实现通用输入输出接口的功能，并通过AXI协议实现与处理系统通信，方便控制与拓展GPIO接口。AXI GPIO IP 核为 AXI 接口提供了一个通用的输入/输出接口。与 PS 端的 GPIO 不同， AXI GPIO 是一个软核（ Soft IP），即 ZYNQ 芯片在出厂时并不存在这样的一个硬件电路，而是由用户通过配置 PL 端的逻辑资源来实现的一个功能模块。而 PS 端的 GPIO 是一个硬核（ Hard IP），它是一个生产时在硅片中实现的功能电路。

2024-10-14 19:12:17 1170

原创 AD9248驱动的简易示波器设计——FPGA学习笔记21

我们这里设计的是显示 1024 个波形数据点，在绘制每一行的图像的时候，比对每一个数据和 VS 的 Y 坐标是否相等，如果相等就绘制这个波形点。这样我们就能完成 1024 个波形点在整个屏幕的显示。

2024-10-13 19:40:22 1006

原创 RGB转HDMI方案、MS7210驱动——FPGA学习笔记20

见HDMI彩条显示——FPGA学习笔记12-优快云博客。

2024-10-07 15:17:22 1703 8

原创 VTC视频时序控制器，TPG图像测试数据发生器，LCD驱动——FPGA学习笔记19

Video Timing Controller 缩写 VTC 是我们在所有涉及 FPGA 图像、 FPGA 视频类方案中经常用到的一种用于产生视频时序的控制器。本课以 VGA 为切入点，学习视频传输的基本知识和相关概念，以及视频时序的控制器的相关内容TPG(video_test_pattern generator) 视频测试模式发生器用于产生测试数据，对视频数据通路测试。本课设计一个图像数据发生器，该模块能够产生不同颜色和样式的图像数据，并按顺序将 RGB 图像数据发送到有效显示区域。

2024-10-06 21:30:29 1556

原创 EEPROM读写实验——FPGA学习笔记18

是指带电可擦可编程只读存储器，是一种常用的非易失性存储器（掉电数据不丢失）我们这次实验所用的AT24C64。个字节，且其读写操作都是以字节为基本单位。看作一本书，那么这本书有。

2024-10-05 19:24:39 824

原创 AD7606 ADC的SPI驱动——FPGA学习笔记17

AD7606 支持 2 种时序转换，由于我们采用的时串行 SPI 模式，本身 SPI 读取数据就会耽误很多时间，所以必须采用第二种工作时序，才能确保 200Kbps 的采样率。空闲SCLK为高，CPOL为1 在SCLK第一个上升沿进行数据读取，CPHA为1。

2024-10-04 17:29:50 2330

原创 SPI通信——FPGA学习笔记14

SPI(Serial Periphera Interface，串行外围设备接口)通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于 EEPROM、FIash、RTC(实时时钟)、ADC(数模转换器)、DSP(数字信号处理器)以及数字信号解码器上，是常用的、重要的低速通讯协议之一。

2024-09-29 16:30:10 1548 1

原创 GPIO按键中断——ZYNQ学习笔记4

当处理器收到中断，它会停下当前正在做的任务，然后跳转到需要处理的地方去。这和轮询的方式是相反的，轮询是由软件同步获取设备的状态。在中断方式中，不需要由处理器不断地轮询设备的 I/O 端口来查看是否需要处理，设备本身会中断处理器。中断（主要是硬件中断）可以进一步被分类为以下几种类型：• 可屏蔽中断（ Maskable Interrupts， IRQ)——可通过在中断屏蔽寄存器中设定位掩码来关闭。触发可屏蔽中断的事件源不是每次都是重要的。程序设计人员需要决定该事件是否应该导致程序跳到所需处理的地方去。使用可屏蔽

2024-09-25 13:29:38 1080

原创 GPIO之EMIO按键控制LED——ZYNQ学习笔记3

约束管脚重新生成硬件信息代码编写：u32 ps_key;//初始化GPIO驱动配置//根据器件ID来查找器件配置信息//对GPIO的驱动进行初始化//设置引脚方向//设置PS_KEY//设置PL_KEY//设置输出使能 0：输入 1：输出\n");

2024-09-24 19:59:57 669

原创 GPIO与MIO控制LED——ZYNQ学习笔记2

ZYNQ 分为 PS 和 PL 两部分，那么器件的引脚（ Pin）资源同样也分成了两部分。 ZYNQ PS 中的外设可以通过 MIO（ multiplexed I/O，多路复用 I/O）模块连接到 PS 端的引脚上，也可以通过 EMIO（ extended multiplexed I/O interface，扩展多路 I/O 接口）连接到 PL 端的引脚。 Zynq-7000 系列芯片一般有 54 个 MIO，个别芯片如 7z007s 只有 32 个。 GPIO 是英文“g

2024-09-23 17:18:53 1406

原创初始Vitis——ZYNQ学习笔记1

Vitis 统一软件平台的前身为 Xilinx SDK，从 Vivado 2019.2 版本开始， Xilinx SDK 开发环境已统一整合到全功能一体化的 Vitis 中。Vitis 开发平台除了启动方式、软件界面、使用方法与 SDK 开发平台略有区别，其他操作几乎一模一样。Vitis 可以采用 C、 C++或 Python 开发以嵌入式处理器为核心的嵌入式系统，可实现在 Xilinx 异构平台（包括 FPGA、 SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。

2024-09-21 13:45:04 2574

原创初识ZYNQ——FPGA学习笔记15

与板上系统相比，SoC的解决方案成本更低，能在不同的系统单元之间实现更快更安全的数据传输，具有更高的整体系统速度、更低的功耗、更小的物理尺寸和更高的可靠性。ZYNQ的本质特征，是它组合了一个双核处理器和一个传统的现场可编程门阵列（FPGA）逻辑部件。FPGA：（，现场可编程门阵列），一种可以通过编程来修改其逻辑功能的数字集成电路（芯片）FPGA架构AMBA（高级可扩展总线）

2024-09-18 14:01:31 1753

原创 HDMI色块移动——FPGA学习笔记13

使用FPGA开发板上的HDMI接口在显示器上显示一个不停移动的方块，要求方块移动到边界处时能够改变移动方向。显示分辨率为800*480，刷新速率为90hz。（480p分辨率为800*480，像素时钟频率Vga_clk = 800x480x90 = 33264000 ≈33.3Mhz（误差忽略不计））其他部分完全延用上一章代码HDMI彩条显示——FPGA学习笔记12-优快云博客上一章中该部分表述错误实际应为800*480*90 = 34560000约等于33.3Mhz

2024-09-18 11:13:13 614

原创 HDMI彩条显示——FPGA学习笔记12

英文全称是High-Definition Multimedia Interface，即高清多媒体接口。HDMI引脚解析（A型）HDMI工作连接图。

2024-09-11 20:23:24 1120

原创 LCD字符图片显示——FPGA学习笔记11

字模数据：将这个0/1矩阵按照屏幕扫描的顺序以字节的形式体现。取模软件设计：点阵数要按照实际情况填写。

2024-09-08 15:44:40 505

原创 LCD彩条显示——FPGA学习笔记10

基本原理：在两块平行玻璃板中填充液晶材料，通过电场控制液晶分子旋转从而达到透光和遮光的目的。LCD屏幕重要参数：分辨率、像素格式、驱动时序。

2024-09-07 12:19:08 1097

原创 UART串口通信——FPGA学习笔记9

本节的实验任务是上位机通过串口调试助手发送数据给开发板，开发板通过USB UART串口接收数据并将接收到的数据发送给上位机，完成串口数据环回。UART通信波特率：115200，停止位：1，数据位：8位，无校验位。

2024-09-04 16:27:52 1792

原创 DDS信号的发生器（验证篇）——FPGA学习笔记8

DDS（Direct Digital Synthesizer）即数字合成器，是一种新型的频率合成技术，具有低成本、低功耗、高分辨率、频率转换时间短、相位连续性好等优点，对数字信号处理及其硬件实现有着很重要的作用。DDS的基本结构主要由相位累加器、相位调制器、波形数据表 ROM、 D/A 转换器等四大结构组成，其中较多设计还会在数模转换器之后增加一个低通滤波器（LPF）。DDS 基本结构图如下图所示。由上图可以看出， DDS 主要由相位累加器、相位调制器、波形数据表以及 D/A 转换器构成。

2024-06-23 13:19:09 2607

原创 DAC测试实验——FPGA学习笔记7

DAC全称Digital to Analog Converter，即数模转换器。它用于将主控芯片产生的数字值(0和1)转换为模拟值(电压值)。

2024-06-14 16:39:27 2251

原创程序固化——FPGA学习笔记6

BIN:一般是由Vivado软件编译产生的，存储在特定目录下的二进制文件MCS:一般通过VivadoGUl界面操作或者TCL命令生成，MCS文件里包含了BIN文件的内容，除此之外，每行的开始有地址信息，最后一个Byte是CRC校验信息。

2024-06-12 13:43:37 1776 1

原创 ARP测定实验——FPGA学习笔记5

一、实验任务一、实验任务本节的实验任务是使用FPGA开发板上的以太网接口，和上位机实现 ARP请求和应答的功能。当上位机发送ARP请求时，开发板返回ARP应答数据。当按下开发板的触摸按键时，开发板发送ARP请求，此时上位机返回应答数据。

2024-03-27 21:39:11 1204

原创 Xilinx原语——FPGA学习笔记4

一、XILINX器件原语原语，是FPGA厂商针对其器件特征开发的一系列常用模块的名称。原语是FPGA芯片中基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等。原语在设计中可以直接例化使用，是最直接的代码输入方式，原语和HDL原语的关系，类似于汇编语言和C语言的关系。Xilinx公司的原语按功能分为10类，包括计算组件、I/O端口组件、寄存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及吉比特收发器组件。

2024-03-10 20:51:19 2493 1

原创 FPGA千兆网口数据传输MDIO接口——FPGA学习笔记3

UDP（User Datagram Protocol，用户数据报协议）是一种无连接的网络传输协议，位于OSI模型的传输层。以下是UDP网络协议的简介：（1）无连接性：UDP是一种无连接的协议，发送端在发送数据之前不需要与接收端建立连接，也不会维护连接状态。（2）面向数据报：UDP以数据报（Datagram）的形式传输数据，每个数据报都是独立的，互相之间没有关联。（3）不可靠性：UDP不提供数据可靠性保证，数据报可能会丢失、重复或无序到达。也不会进行数据校验和重传。

2024-03-10 12:58:50 4141 2

原创 FPGA实现双口RAM的乒乓操作——FPGA学习笔记2

外部输入数据流通过输入数据流选择单元将数据流输入到数据缓存模块，比较常用的存储单元有双口RAM，FIFO，SDRAM等。在第一个缓冲周期，数据流通过“输入数据流选择单元”将数据写入“数据缓冲模块1”。写完之后进入第二个缓冲周期，在第二个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓冲模块2”的同时“输出数据流选择单元”将“数据缓冲模块1”的数据流读出，此时进入第三个缓冲周期。在第三个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓存模块1”的同时将“数据缓冲模块2”的数据读出。

2024-02-20 23:08:19 3166

原创电赛备战1-UCC28019PFC电路

PFC(Power Factor Correction)又称功率因数矫正，主要是对输入电流的波形进行控制，使其与输入电压波形同步，提高功率因数，减少谐波含量，是能够解决因容性负载导致电流波形严重畸变而产生的电磁干扰(EMl)和电磁兼容(EMC)问题。功率因数是指有功功率与视在功率（总耗电量）的比值。当功率因数越大，电力利用率越高。开关电源是一种电容输入型电路，其电流和电压之间相位差会造成交换功率的损失。交流电在纯电阻负载上电流和电压是同相位的，即纯电阻是消耗功率器件；

2024-02-14 19:38:01 5825 8

原创 FPGA实现DDR3读写操作，乒乓操作——FPGA学习笔记1

外部输入数据流通过输入数据流选择单元将数据流输入到数据缓存模块，比较常用的存储单元有双口RAM，FIFO，SDRAM等。在第一个缓冲周期，数据流通过“输入数据流选择单元”将数据写入“数据缓冲模块1”。写完之后进入第二个缓冲周期，在第二个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓冲模块2”的同时“输出数据流选择单元”将“数据缓冲模块1”的数据流读出，此时进入第三个缓冲周期。在第三个缓冲周期数据流通过“输入数据流选择单元”将数据写入到“数据缓存模块1”的同时将“数据缓冲模块2”的数据读出。

2024-02-03 22:23:15 8004 3

空空如也

如何确定一个没有资料变压器的匝数比