硬码农二毛哥的博客

FPGA设计会遇到这样的情况，将验证过的模块移植到新的工程中，在移植过程中不改变模块的布局布线。这时可以使用Core_Partiton_Reuse和Root Partition Reuse 功能。

使用脚本对quartus工程进行全自动化仿真。

Quartus中常用工具如下图所示，下面介绍一下如何将Technology Map Viewer(Post-Fitting)、Chip Planner和Time Analyzer结合起来使用，以及如何进行布局约束。Technology Map Viewer(Post-Fitting)当对代码进行全编译后，可以查看Technology Map Viewer(Post-Fitting)，此时看到图中信号都发生了变化，看这个图有什么用呢？目前我发现有 两个用处：当需要在Chip Planner中查看某个

使用Jtag Master调试FPGA程序时用到tcl语言，通过编写tcl脚本，可以实现对FPGA的读写，为调试FPGA程序带来极大的便利，下面对FPGA调试过程中常用的tcl语法进行介绍，并通过tcl读FIFO的例子，说明tcl在实际工程中的应用。TCL语法目录D盘下tcl目录下文件test.tcl，在TCL中这样表示:D:/tcl/test.tclcd D:/tcl/test.tcl ;#切换目录pwd ；#显示当前路径置换set x 10 ;# 10set y x+100

对FPGA进行上板调试时，使用最多的是SignalTap，但SignalTap主要用来抓取信号时序，当需要发送信号到FPGA时，Jtag Master可以发挥很好的作用，可以通过Jtag Master对FPGA进行读写测试，使用tcl脚本控制Jtag Master可以完成复杂的测试功能。使用jtag master进行调试时分为如下步骤：将JTAG to Avalon Master Bridge Intel FPGA IP加入代码根据Avalon-MM总线时序编写测试代码编写tcl脚本在System

quartus常用tcl命令简介

本文对Avalon总线突发读写DDR方法进行详细介绍

几年前FPGA时钟只需要连接一个单端输入的晶振，非常容易。现在不同了，差分时钟输入，差分信号又分为LVDS和LVPECL，时钟芯片输出后还要经过直流或交流耦合才能接入FPGA，有点晕了，今天仔细研究一下。

逻辑锁定功能可以将FPGA中的代码模块在固定区域实现，优化时序性能，提升设计可靠性。增量编译功能，可以使设计更快速时序收敛，加快编译速度。

介绍Nios II软件开发流程

本文分别对quartus和vivado防止信号被优化的方法进行介绍。

在FPGA设计中ram是最常用的ip，一般工程中会用到多个ram，使用文件初始化ram，可以为调试带来很多便利，下面就分别介绍一下，使用coe初始化xilinx fpga ram和使用mif文件初始化intel fpga ram的方法。

FPGA开发中经常会用到LVDS信号，本文分别介绍intel fpga和xilinx fpga的LVDS信号处理方法。

以JTAG to AXI Master 调试AXI BRAM Controller为例说明JTAG to AXI Master的使用方法

FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下，顺便细读了一下PG057。

在zynq开发过程中，AXI总线经常遇到，每次看到AXI总线相关的信号都时一头雾水，仔细研究一下，将信号分分类，发现其实也不难。