SystemVerilog层次化设计（八）

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已于 2022-09-17 15:09:51 修改 · 1.1k 阅读

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#fpga开发 #verilog #fpga

于 2022-09-06 22:21:38 首次发布

这篇博客介绍了SystemVerilog中模块端口的连接方式，包括按端口次序、按端口名称以及使用`.`和`.*`的连接方式。此外，文章还讲解了SystemVerilog的别名语句、隐式线网、参数化类型以及端口默认方向等特性，展示了SystemVerilog如何增强模块设计的灵活性和可读性。

为模块定义原型：

extern module counter
#(
	parameter N = 15
)(
	output	logic	[N:0]	cnt		,
	input	wire	[N;0]	d		,
	input	wire			clock	,
							load	,
							resetN
);

module counter(.*);
	always @(posedge clock, negedge resetN) 
	begin
		if(!resetN) 	cnt <= 0;
		else if(load) 	cnt <= d;
		else			cnt <= cnt + 1