9-层次化设计

9.5 线网别名化

systemverilog新增一个alias语句，表示两个不同名称对同一个线网的引用，例如：

wire clock;
wire clk;
alias clk = clock;

线网clk是clock的别名，反之clock也是clk的别名，这两个名称指的是同一个逻辑线网，定义别名，并不是将一个值赋值给另一个值，有点类似于索引。

alias和assign区别，赋值语句assign将等号右边表达式的值连续赋值给走边的线网，是一个单项复制过程，左边的线网或变量会反映右边表达式的任何变化，但是左边的线网变化不会反映到右边的表达式。
alias则是一个双向过程