systemverilog-modelsim中运行命令，时间精度,include

在modelsim 10.2中能仿真运行systemverilog文件，输出结果是在transcript的命令行。 .do中命令为：vlog -sv file_path，  examp： vlog -sv -quiet  /ifn/mns/my_top.sv

推荐一个学习systemverilog非常好的网站，分章节讲解详细清晰，并附有大量实例代码，只是不知道国内能否登陆： http://www.systemverilog.in/classes.php

在questa10.2种，若使用`include 包含file，则需要指定文件具体path，或者将文件放到shell文件相同path。如：要inlcude class_define.sv，则添加具体path： `include “ifn/mns/d:/tb/class_define.sv”

systemverilog 支持fork join语句，其中的语句默认是并行执行，但其中begin end之间的语句是顺序执行，即一个 begin end是一个线程，

Examp 1：

fork 

   statement1;

 begin 

   statement2;

   statement3;

   end

join

例中表示有两个线程，statement1与statement2、statement3并行执行，但是statement2与statement3属于一个线程，顺序执行。

Eg: Example Code Snippet using Interaction of begin…end and fork...join

initial begin
$display (“@%0d: start fork … join example”, $time);
#10 $display (“@%0d: start fork … join example”, $time);
fork
display (“@%0d: parallel start”, $time);
#50 display (“@%0d: parallel after #50”, $time);
#10 display (“@%0d: parallel after #10”, $time);
begin
#30 display (“@%0d: sequential after #30”, $time);
#10 display (“@%0d: sequential after #10”, $time);
end
join
display (“@%0d: after join”, $time);
display (“@%0d: final after #80”, $time);
end

Output:
@0: start fork … join example
@10: sequential after #10
@10: parallel start
@20: parallel after #10
@40: sequential after #30
@50: sequential after #10
@60: parallel after #50
@60: after join
@140: final after #80

对于delay， #1 means delay 1ns(具体时间由`timescale 1 ns / 1 ps确定，/前面的表示time unit，对应#时间；/后面的表示时间标尺精度), ##1 means delay 1 cycle.