基于ZYNQ开发板实现以太网通信

原创于 2025-11-13 11:26:18 发布 · 874 阅读

15 ·

CC 4.0 BY-SA版权

文章标签：

#网络 #fpga开发

本章博客的以太网通信实验是基于ZYNQ-MZ702P开发板进行实现，在配置方面，需要读者自主修改不同的地方。文章末尾有本项目原工程压缩包，提供参考。

下面直接进行操作。

1.打开vivado，选择好开发板芯片后，新建完成工程，点击open block design，再点击右边Diagram框图中的加号添加zynq再进行相关配置。

配置输出时钟。

下面根据个人使用的开发板进行配置。

选择DDR型号。

开启中断。

2.添加AXI 1G/2.5G Ethernet Subsystem模块并进行配置。其他保持默认即可，点击OK。

3.添加AXI Direct Memory Access模块。

4.添加concat模块，并修改为4个端口。连接PL 至 PS 的中断。

5.添加两个AXI Interconnect模块，其中一个默认，另一个进行修改。

6.进行连线，先进行自动连线，不对的地方需要自己手动修改，最终连线效果如下图。

7.对引脚进行改名。

8.点击Validate Design验证block是否存在问题。

9.添加约束文件。

### -----------------RX------------------###
set_property PACKAGE_PIN B19 [get_ports rgmii_rxc]
set_property PACKAGE_PIN A21 [get_ports rgmii_rx_ctl]
set_property PACKAGE_PIN B20 [get_ports {rgmii_rd[0]}]
set_property PACKAGE_PIN C18 [get_ports {rgmii_rd[1]}]
set_property PACKAGE_PIN A19 [get_ports {rgmii_rd[2]}]
set_property PACKAGE_PIN A18 [get_ports {rgmii_rd[3]}]
### -----------------TX------------------###
set_property PACKAGE_PIN B15 [get_ports rgmii_txc]
set_property PACKAGE_PIN C15 [get_ports rgmii_tx_ctl]
set_property PACKAGE_PIN A17 [get_ports {rgmii_td[0]}]
set_property PACKAGE_PIN A16 [get_ports {rgmii_td[1]}]
set_property PACKAGE_PIN B17 [get_ports {rgmii_td[2]}]
set_property PACKAGE_PIN B16 [get_ports {rgmii_td[3]}]

set_property IOSTANDARD LVCMOS18 [get_ports rgmii_rxc]
set_property IOSTANDARD LVCMOS18 [get_ports rgmii_rx_ctl]
set_property IOSTANDARD LVCMOS18 [get_ports {rgmii_rd[*]}]
set_property IOSTANDARD LVCMOS18 [get_ports rgmii_txc]
set_property IOSTANDARD LVCMOS18 [get_ports rgmii_tx_ctl]
set_property IOSTANDARD LVCMOS18 [get_ports {rgmii_td[*]}]

set_property PACKAGE_PIN R18 [get_ports mdio_mdc]
set_property PACKAGE_PIN T17 [get_ports mdio_mdio_io]

set_property IOSTANDARD LVCMOS18 [get_ports mdio_mdc]
set_property IOSTANDARD LVCMOS18 [get_ports mdio_mdio_io]

set_property IOSTANDARD LVCMOS18 [get_ports phy_reset_n_0[0]]
set_property PACKAGE_PIN T19 [get_ports phy_reset_n_0[0]]

10.先生成顶层文件，再点击下方的Generate Output...。