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RSS订阅原创 关于硬件实现MVDR verilog HDL 并FPGA部署的方案思路《VLSI_systolic_arrays_for_adaptive_nulling_radar》
verilog 实现 mvdr 思路，verilog可商业合作获得
2024-06-14 10:23:27
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原创 axi-lite zynq my reg
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2021/09/18 18:55:02// Design Name: // Module Name: my_reg32_4// Project Name: // Target Devices: //.
2021-09-18 18:58:50
217
原创 sd卡 zedboard写入
#include "xparameters.h" /* SDK generated parameters */#include "xsdps.h" /* SD device driver */#include "xil_printf.h"#include "ff.h"#include "xil_cache.h"#include "xplatform_info.h"/************************** Constant Definitions *************...
2021-08-30 19:44:18
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原创 自己写的一个zynq系列dma 将stream 数据从pl读取写入ps的ddr
`timescale 1ns / 1psmodule all(input [31:0] indata_data,input indata_enable,input aclk,input aresetn,//write address channaloutput reg [31:0] outdata_a...
2021-08-25 17:00:40
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原创 matlab function delay
function y = fcn(u)% Unit delay implementation that maps to a register in hardwarepersistent u_d;if isempty(u_d) % defines initial value driven by unit delay at time step 0 u_d = cast(0, 'like', u);end% return delayed input from last sample.
2021-05-16 18:50:15
620
原创 删除matlab hdl coder 产生的杂乱文件头
clcclearstart = 'F:\part'; % uigetdir 的起始路径source = uigetdir(start,'select source folder'); % 选择一个文件夹target = uigetdir(source,'select target folder'); % 选择一个文件夹v_files = dir([source,'\*.v']);dat_.
2021-04-29 14:50:15
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原创 zynq 裸核 以太网通信 Ethernet echo 代码简化版（小白福利）
zynq 裸核echo 代码简化zynq 裸核echo 代码简化原因化简之后代码zynq 裸核echo 代码简化原因zynq实例代码中echo、tcp_client、tcp_server都非常复杂，对新手非常不友好，所以我对zynq echo代码进行了改进zynq echo代码给了一个基于tcp协议回传代码，但是代码结构复杂，涉及好几份文件，包括小项目中不需要的tcp_fasttmr(); tcp_slowtmr();所以我将这个项目重新修改一下化简之后代码#include "xpar
2021-01-31 18:17:13
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空空如也
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