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RSS订阅原创 基于FPGA生成OFDM802.11.a训练序列
建好vivado工程后，把生成好的两个.coe文件，添加到vivado工程中的 .srcs/sources_1目录下，便于软件编译时扫描。配置完后，点击OK，等待generate完成后，再添加一个ram，配置长训练序列的ip核。下面再对长训练序列的ip核进行配置。由于是基于FPGA生成训练序列，因此需要先生成.coe文件，用于后续添加到RAM IP核中。再新建一个.v文件，读取长训练序列，对long_preamble.v进行编写。先读取短训练序列，新建.v文件，对short_preamble.v进行编写。
2025-12-20 14:50:19
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原创 如何在vivado用ila进行debug调试
其中1是添加几个观察信号，2是采样深度。1根据自己要观察的信号进行选择，2一般越大越好。点击1，然后可以在2处选择信号的宽度，一般根据所配置的寄存器宽度进行填写。添加好后，生成bit流文件，然后导出，打开vitis文件。然后点击OK，进行添加ila。复制下来添加到需要观察的信号的.v文件中，进行连接。点击小瓢虫进入调试模式，等加载好后再进行下一步操作。我这个是示例，根据自身需要观察的信号进行连接。然后点击vitis左上角的小锤子，然后编译。点击vitis的调试模式下的运行键。点击所添加的ila。
2025-11-28 20:15:41
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原创 使用Quartusii18.1 通过PS端（NiosII）定时器产生1秒定时，实现一个电子钟
5.分别添加rom，ram，Nios II processer，timer，pio等模块。On Chip Meory添加两个，一个作为rom，一个作为ram，五个pio。（1）其中一个按键用于进入时间设置模式，按一下进入当前时间设置模式，按两下进入闹钟时间设置模式，按第三下退出闹钟设置模式，进入正常模式。左端出来pio的输入或者输出引脚不连线，其他的点均连上，右边的NiosII 与timer定时器的 中断需要连线。设计功能包括：通过按键设置时间和闹钟功能，数码管驱动、按键消抖和检测等功能通过PL端完成。
2025-11-15 13:44:19
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原创 基于ZYNQ开发板实现以太网通信
1.打开vivado，选择好开发板芯片后，新建完成工程，点击open block design，再点击右边Diagram框图中的加号添加zynq再进行相关配置。21.打开cmd，输入ipconfig，查看局域网内是否有相同的mac地址的设备，若有则需要修改代码，修改为不同的即可。6.进行连线，先进行自动连线，不对的地方需要自己手动修改，最终连线效果如下图。24.进行勾选，勾选后，连接好开发板的电源线，串口线，下载线，以太网的网线。选择指定本地主机地址，并选择配置的ip地址，点击确定。
2025-11-13 11:26:18
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原创 Vivado报错 This design contains one or more cells for which bitstream generation is not permitted.解决办法
若不知道自己的主机 ID，可在前面的view页面中查看，查看host id in ......是由于license过期引起，解决办法如下。点击view查看是否license过期。将下载好的文件，添加到vivado中。若过期则去官网添加license。选择好后，点击 加，然后选择主机。查找自己需要的license。填写完成后点击左下角的下一个。完成后，重新生成bit流文件。在生成bit流文件时，报错。若还是失败，点击reset。再重新生成比特流文件。点击右侧的立即搜索。
2025-11-10 11:27:15
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使用Quartusii18.1 通过PS端（NiosII）定时器产生1秒定时，实现一个电子钟
2025-11-15
基于ZYNQ-MZ702P开发板实现PL扩展以太网通信，使用vivado2018，SDK进行实验
2025-11-13
空空如也
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