数字电路设计之算数右移的verilog实现

在verilog语言中，本来>>>就是算数右移的符号，可是在实际仿真的时候我发现效果还是和逻辑右移的效果一样。后来我觉得应该可以自己写一个算了。

方法一：暴力case

          case(shift)       //shift是要移位的数目

                      1:

                              result <= {result[15],result[15:1]};  //假设result是15位的数据

                      2:

                              result <={ {2{result[15]}},result[15:2]};

&n