RAM IP core(3) write_first/read_first/no_change什么区别

本文详细解释了RAM调用时WriteMode参数的三种设置:write_first(写优先)、read_first(读优先)和no_change(保持模式)。通过具体的时序图和RTL代码实现,帮助读者理解不同模式下读写冲突的解决方式。

无论是用XPM_MEMORY还是IP Core的方式调用各种类型的RAM(单端口、简单双端口或真双端口),都会遇到这样一个参数:Write Mode;该参数有三个可选值,分别为write_first、read_first和no_change;那么这三个值到底有什么区别呢?应用场景又如何?本质上,这个参数是用来解决读写冲突即同时对同一地址进行读写操作时,写入该地址的数据是什么,读出该地址的数据是什么;


write_first

首先看write_first(又称为Read after Write,即先写后读或写优先),如图1所示,相应的读写时序如图2所示。不难看出,当写使能WEA有效时(高有效),此时读依然有效,故该模式下从地址bb和cc读出的是新写入的数据1111和2222,也意味着写入地址bb和cc的数据分别为1111和2222 ;


read_first 

再看read_first(又称为Read before Write,即先读后写或读优先),如图3所示,相应的读写时序如图4所示。此时,从时序图中可以看出读出的是该地址上的原有数据,同时会把新数据写入该地址 ;


no_change 

最后我们看看no_change(No Read on Write,保持模式),如图5所示,相应的读写时序如图6所示。可以看出,一旦写操作有效,读操作即无效,此时输出端口保持写操作之前读出的数据不变; 


 三种模式让很多初学者觉得困惑。实际上,这并没有什么神秘感,我们可以通过RTL代码实现这三种功能,如图7~图9所示。可以看到write_first由if else语句完成,we有效时写入新数据,同时输出等于输入,无效时输出等于该地址原有数据。read_first由if语句完成,写法类似于移位寄存器,这就是为什么写有效时读出的是该地址上的原有数据。no_change由if else语句完成,dout在if分支上没有被赋值,故保持不变,这是实现no_change的关键点

 

 

从代码风格的角度而言,实现这三种功能是非常容易的。这也进一步验证了RTL代码风格对设计的影响。因此,对于初学者而言,可以多花些时间研究代码风格,很可能会有事半功倍的效果; 

我正在编辑【verilog】代码,遇到了 【DRC MDRV-11 Multiple Driver Nets: Net «consto> has multiple drivers: inst1 _wr_tinst1 _rt write_bram/U0/inst_blk_mem_gen/gnbram.gnativebmg.native_blk_mem_gen/valid. cstr/ramloop[1].ram.riprim noinit ram/DEVICE_ 7SERIES NO _BMM _INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOADO(0]. inst1 _wr_It/inst1_t write bram/U0/inst blk_mem gen/gnbram.gnativebmg.native_ blk_mem _genvalid.cstr/ramloop{O].ram.r/prim_noinit ram/DEVICE 7SERIES.NO_EMM _INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOADO(11 inst1_wr_inst1_It write_bram/U0/inst blk_mem gen/gnbram.gnativebmg.native_blk mem gen/valid. cstr/ramloop[1].ram.r/prim _noinit ram/DEVICE_/SERIES NO_EMM _INFO.TRUE_DP. SIMPLE_PRIM36.ram/DOADO/1. inst1 _wr_Itinst1_it write bram/U0/inst blk _mem gen/gnbram.gnativebmg.native_ bIk_mem_genvalid.cstr/ramloopfO].ram.r/prim_noinit.ram/DEVICE_/SERIES.NO_EMM_INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOADO(2). inst1 _wr_It/inst1 rt write bram/U0/inst blk_mem _gen/gnbram.gnativebmg.native_ bik_mem genvalid.cstr/ramloop[1].ram.r/prim _noinit ram/DEVICE_7SERIESNO_EMM INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOADOIZI. inst1_wr_rinst1_t write_bram/U0/inst _blk_mem gen/gnbram.gnativebmg.native_blk _mem gen~valid.cstr/ramloop[OJ.ram.r/prim_noinit.ram/DEVICE_7SERIES.NO BMM _INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOAD0(3). inst1_wr_inst1_It write_ bram/U0/inst_blk_mem_gen/gnbram.gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[1].ram.r/prim_noinitram/DEVICE_7SERIES.NO_BMM_INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOADO(3). inst1 _wr_inst1 it write_bram/U0/inst_blk_mem gen/gnbram.gnativebmg.native _blk_mem genvalid. cstr/ramloop{O].ram.r/prim_.noinitram/DEVICE_ 7SERIES.NO_BMM INFO.TRUE_DP.SIMPLE_ PRIM36.ram/DOADO(47. inst1 _wr_inst1_rt write bram/U0/inst bik_mem gen/gnbram.gnativebmg.native_blk_mem genvalid cstr/ramloopf1). ram.r/prim noinit.ram/DEVICE 7SERIES.NO_ EMM INFO.TRUE DP.SIMPLE PRIM36.ramDOADOHI inst1 wr_Itinst1 it write bram/U0/inst_blk_mem_gen/gnbram.gnativebmg.native_blk_mem_genvalid.cstr/ramloop/Oj.ram.r/prim_noinitram/DEVICE_7SERIES.NO_EMM_INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOAD0(5]. inst1 _wr Minst1 It write _bram/UO/inst_blk_mem_gen/gnbram.gnativebmg.native_bIk_memgenvalid.cstriramloop/1].ram.r/prim_noinitram/DEVICE_7SERIESNO_EMM_INFO.TRUE_DP.SIMPLE_PRIM36.ram/DOAD0(5]. An-tM NrHhnEtA Rrita hramnininat Hiklmam noninnhram anativ/ahma native hik mam nontalid retriramionnihtram rinrim InninitraminEVInE 7CERIECNA RUM INEA TRIIE} ,请帮我检查并改正错误点。我的原始代码如下
最新发布
03-28
<think>好的,我现在需要帮助用户解决Verilog代码中的DRC MDRV-11错误,也就是多个驱动器驱动同一个网络的问题。首先,我需要理解用户提供的错误信息。从错误信息来看,多个实例驱动了同一个网络“consto”,具体涉及到不同的ramloop索引,比如ramloop[0]、ramloop[1]等,以及不同的DOADO端口位,如DOADO(0)、DOADO(1)等。 接下来,我需要分析用户提供的原始代码,但用户可能还没有给出代码。不过,根据常见的Verilog设计错误,这种情况通常发生在多个驱动程序同时写入同一个信号或存储器端口。特别是在使用双端口块存储器(True Dual Port RAM)时,如果两个端口同时写入同一个地址,可能会导致多驱动问题。 首先,我应该检查是否在代码的不同部分错误地实例化了多个块存储器(Block RAM)并连接到同一个输出信号。例如,可能在不同的always块或模块实例中,多个驱动器被连接到同一个输出端口,导致冲突。 另一个可能的原因是地址生成逻辑有问题。如果两个端口的地址信号在某种情况下重叠,导致同一时间两个端口都试图写入同一个存储位置,这也会触发多驱动错误。需要检查地址生成逻辑,确保两个端口的地址不会同时指向同一个位置。 此外,还要检查是否在组合逻辑中错误地赋值了同一个信号,比如在多个always块中对同一个寄存器变量进行赋值,或者在实例化模块时多次连接到同一个输出网络。 如果用户使用的是Xilinx的Block Memory Generator,需要确认配置是否正确,特别是是否设置为True Dual Port模式,并且每个端口有独立的控制信号。同时,检查是否有意外的端口连接,例如将两个端口的写使能同时激活,并且地址相同。 可能的解决步骤包括: 1. 检查所有实例化的存储器模块,确保每个输出信号只有一个驱动器。 2. 确认地址生成逻辑,避免两个端口同时写入同一地址。 3. 检查写使能信号,确保不会同时激活多个写操作到同一位置。 4. 如果使用多个块存储器实例,确保它们的输出通过适当的逻辑(如多路复用器)进行选择,而不是直接连接到同一网络。 最后,建议用户分享相关代码片段,特别是涉及块存储器实例化和连接的部分,以便更具体地定位问题并提供修正建议。</think>根据您提供的错误信息,这是一个典型的Verilog多驱动问题(Multiple Driver Nets)。以下是逐步分析和解决方案: ============================ 【问题定位】 1. 错误类型:DRC MDRV-11 2. 错误网络:`consto` 3. 根本原因:同一个信号被多个驱动源同时驱动 4. 关键线索:错误路径中反复出现`ramloop[0]/ramloop[1]`和`DOADO`端口,表明与双端口块存储器的连接冲突有关 ============================ 【常见错误场景】 1. 多实例冲突: - 不同存储器实例的`DOADO`输出直接连接到同一网络 - 例如同时使用`ramloop[0]`和`ramloop[1]`的输出到同一信号 2. 控制信号错误: ```verilog // 错误示例:两个always块驱动同一信号 always @(posedge clk) begin if (wea) dout <= ram[addr]; end always @(posedge clk) begin if (web) dout <= ram[addr]; // 冲突! end ``` 3. 存储器配置错误: - 使用Xilinx Block Memory Generator时: - ▢ True Dual Port模式未正确配置独立端口 - ▢ 两个端口的输出缓冲区未隔离 ============================ 【解决方案】 1. 隔离输出端口: ```verilog // 正确示例:使用独立输出寄存器 reg [31:0] dout_a, dout_b; always @(posedge clk) begin if (wea) dout_a <= ram[addra]; if (web) dout_b <= ram[addrb]; // 独立寄存器 end assign final_out = sel ? dout_a : dout_b; // 添加选择逻辑 ``` 2. 检查存储器实例化: ```verilog // 确保每个实例有独立输出 blk_mem_gen_0 ram0 ( .clka(clk), .addra(addra), .douta(dout0), // 独立输出信号 //... ); blk_mem_gen_1 ram1 ( .clka(clk), .addra(addra), .douta(dout1), // 独立输出信号 //... ); ``` 3. 关键配置检查: - 在Vivado Block Memory Generator中: - ✓ Port A Options → Enable Port A Output Registers - ✓ Port B Options → Enable Port B Output Registers - ✓ 勾选"Use Output Register"选项 ============================ 【验证步骤】 1. 运行`report_drc -ruledeck {MDRV-11}` 2. 使用网表查看器定位`consto`网络: - 右键选择"Mark Debug" - 在ILA中添加调试探针 3. 检查综合后的网表: - 确认每个DOADO端口只连接到一个负载 - 验证地址生成逻辑无重叠 建议提供具体涉及存储器读写的代码片段,我可以进一步帮助检查信号连接关系。该错误通常需要通过输出缓冲寄存器和地址隔离机制来解决。
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