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RSS订阅原创 【北邮-本科-通信原理】第五章关于HDB3编码的C++实现
【北邮-本科-通信原理】第五章关于HDB3编码的C++实现：HDB3码（三阶高密度双极性码）是一种将数据流编码为双极性信号的方法，主要用于解决连续零值问题。其编码规则包括：将0编为0，1交替编为±1；遇到连续四个0时，将第四个0编为与前一个V极性相反的V；若V与前一个非零值符号不同，第一个0编为与V同极性的B。实现时需维护标志变量记录非零值极性和V极性。代码通过遍历数据流，对0和1分别处理，并动态更新极性标志。测试案例展示了不同初始极性下的编码结果，验证了算法的正确性。
2025-10-16 22:49:10
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原创 【北邮-本科-课设】Python爬虫爬取房源信息-开发日志
本日志以时间线为标记，记录了Python爬虫对链家网中“北京市二手房房源信息”的爬取过程及遇到并解决的问题，最终成功时使用的Python版本为Python3.12，本项目的编译器为Pycharm2019-Professional，编译环境为conda虚拟环境。
2025-08-14 11:46:40
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原创 【北邮-研-图论】网络最大流的标号算法V1.0
求解网络最大流问题，标号算法的视线途径是先找到增广链，之后修改增广链上的当前弧流量，直到无法找到增广链为止，当前网络可行流即为该网络的最大流。 寻找增广链的过程是一个【广搜】过程，BFS算法，那么很容易联想到【队列】；每次从队头弹出一个节点，都从队尾压入【可到达的】、【符合条件的】节点，为节点信息赋值标号；若队头节点是网络收点说明找到了增广链，否则没有增广链； 调整网络可行流的过程：从网络收点开始，依据该节点的源节点依次溯回，直到网络发点；每次溯回，分正反向弧两种情况对应
2025-08-01 03:29:34
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原创 北邮22信通：第五章5.4 节最小生成树：Prim算法和Kruskal算法
北邮22信通：第五章5.4 节最小生成树：Prim算法和Kruskal算法
2025-06-14 00:10:01
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原创 【北邮通信系统建模与仿真simulink笔记】（2）2.3搭建仿真模型&&模块操作&&运行仿真
仿真参数的选择对仿真结果有非常大的影响，对于简单系统，由于系统中并不存在状态变量，因此每次计算结果都应该是准确的，在使用simulink对简单系统级进行仿真时，影响仿真结果输出的因素有：仿真的起止时间、仿真步长。对简单系统来说，不管采用何种求解器，simulink总是在仿真过程中选用最大的仿真步长，如果仿真实践的区间较长而最大步长值采用默认值auto，则会导致系统在仿真时使用大的步长。例题：两个不同频率的正弦波和余弦波信号，具有不同的振幅，输出是正弦信号和余弦信号的和，并且以图形的方式输出系统运算的结果。
2025-05-22 20:35:48
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原创 【北邮通信系统建模与仿真simulink笔记】（1）主要用到的模块库介绍
【北邮通信系统建模与仿真simulink笔记】（1）主要用到的模块库介绍
2025-05-20 21:58:39
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原创 【Python爬虫】urllib_post请求百度详细翻译——爬取过程记录：找不到v2transapi、找不到sug的解决方法、Editplus下载、激活、基本使用方法
【Python爬虫】urllib_post请求百度详细翻译——爬取过程记录：找不到v2transapi、找不到sug的解决方法、Editplus下载、激活、基本使用方法
2025-03-20 11:59:43
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原创 22级北邮通信电路系统实验（3）大信号峰值检波电路与检波失真
大信号峰值检波电路与检波失真自定参数，仿真实现一大信号峰值包络检波电路。 1、自行设计输入调幅信号的各参数。2、输出正常解调的波形。3、模拟惰性失真的波形。4、模拟负峰切割失真的波形。5、各个结果截图，并加以必要的分析说明，撰写实验报告提交。
2025-03-06 11:00:41
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原创 22级北邮通信电路系统实验（2）小信号谐振放大电路
22级北邮通信电路系统实验（2）小信号谐振放大电路仿真下图所示小信号谐振放大电路：1、任选三极管，自行计算谐振回路的元器件参数。2、自行设计具有一定带宽的信号源。提示：可以使用若干单频波。3、 比对当放大电路具有不同中心频率时的输入输出波形（至少两个中心频率，且能说明滤 波效果）。4、各个结果截图，并加以必要的分析说明，撰写实验报告提交。
2025-03-05 10:46:32
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原创 【保姆级】手把手教你下载专业版JetBrains Pycharm（基于Anaconda环境）
如果曾经安装过Python的其他版本，请提前卸载干净，并将以往设置的与Python相关的环境变量删除干净，然后再进行下面的安装。否则可能导致多环境的干扰问题。
2025-02-11 23:02:49
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原创 【北邮信通计算机原理与应用】有符号单精度浮点数转各进制数及机器数系统 1.0版
有符号浮点数进制转换、有符号浮点数转机器数、输入一个浮点数，能够实现该浮点数的2~36进制内的任意进制转换，并能够计算出输入的浮点数的机器数（原码、反码、补码）。
2025-01-15 23:53:30
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原创 想将桌面移动到D盘，但是不小心将D盘整个改成桌面的快捷方式了的解决办法
想将桌面移动到D盘，但是不小心将D盘整个改成桌面的快捷方式了的解决办法
2024-09-11 17:24:10
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原创 STM32：通过旋转计数器的计数控制舵机旋转的角度
按键操控舵机单向旋转、按键操控舵机巡回旋转、外部定时中断之旋转编码器的实现、通过旋转编码器控制舵机角度。
2024-09-04 15:48:47
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原创 北邮22级信通院DSP：FIR_DF系统2.0版：用C++程序自主处理第五章习题——对程序运行时间和存储空间的进一步优化
北邮22级信通院DSP：FIR_DF系统2.0版：用C++程序自主写题——第五章FIR_DF设计的大部分题目：给定参数，直至输出hd（n）、w（n）和h（n）的表达式和值
2024-07-21 16:01:49
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原创 北邮22级信通院DSP：FIR_DF系统1.0版：用C++程序自主写题——第五章FIR_DF设计的大部分题目：直至输出hd（n）、w（n）和h（n）的表达式和值
北邮22级信通院DSP：FIR_DF系统1.0版：用C++程序自主写题——第五章FIR_DF设计的大部分题目：给定参数，直至输出hd（n）、w（n）和h（n）的表达式和值
2024-07-18 20:08:46
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原创 北邮22级信通院DSP：IIR_DF系统3.0版：从H（p）到H（s）：一种更为严谨精确的运算模式
所以如果用butterworth滤波器进行拟合，就需要确定参量N和Ωc，其中Ωc的意思是通带3dB截止频率。没有引入频率归一化定义时，对N的计算公式应为：频率归一化的工作，主要是为了“查表法”操作的可实现性。λs定义为：所以如果通带衰减不是3dB，不能笼统的认为Ωp=Ωc，而是应该应用公式计算Ωc。在查表法将H（p）转换为H（s）时，对低通滤波器应该将p换为s/Ωc，对高通滤波器应该将p换成Ωc/s。对Ωc的计算有两种方法，分别是利用通带截频、通带衰减系数和阻带截
2024-06-01 09:50:14
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原创 北邮22级信通院DSP：IIR_DF系统2.0版：用C++程序自主写题——第四章IIR_DF设计的大部分题目——给定参量和选用的方法，设计出IIR_DF，一直进行到得出H（s）
用C++程序自主写题——第四章IIR_DF设计的大部分题目——给定参量和选用的方法，设计出IIR_DF，一直进行到得出H（s）；实现给定参数下四种滤波器的Butterworth模拟滤波器设计：给定上下截频和衰减系数求H（p）和H（s）；1.6选用不同方法后对频率的处理change（）（新增）1.7自主输入函数input（）（改进）1.8综合四种滤波器算法complication（）（改进）
2024-05-28 10:00:46
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原创 北邮22级信通院DSP：IIR_DF系统1.0版：用C++程序实现给定参数下四种滤波器的Butterworth模拟滤波器设计：给定上下截频和衰减系数求H（p）和H（s）
北邮22级信通院DSP：用C++程序实现给定参数下四种滤波器的Butterworth模拟滤波器设计：给定上下截频和衰减系数求H（p）和H（s）1.1判断滤波器类型 1.2 带通滤波器BP 1.3带阻滤波器BS 1.4综合四种滤波器算法 1.5展示函数show（） 1.6H（s）的显示（double_to_string） 1.6.1to_string方法 1.6.2 ostringstream方法 1.7自主输入函数input（）
2024-05-25 20:58:39
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原创 北邮22级信通院DSP：实验三（2）：C++、MATLAB对DFT和FFT的实现、DFT和FFT性能比较、DFDM拓展实验N=64和N=128点算法差异（MATLAB绘图）
（1）根据FFT、IFFT定义以及DFT定义分别编写对应变换的函数；（2）生成2^n个子载波（其中n>6）,利用MATLAB画出频域示意图，标注频域间隔；（3）对生成的2^n个子载波进行IFFT变换，输出变换结果，并在MATLAB中绘图展示；（4）将调制后的信号s（t）进行FFT变换，输出变换结果，并在MATLAB中绘图展示；（5）上述步骤分别计算使用FFT以及DFT的运行结果，比较两种算法的性能；（6）利用MATLAB自带的FFT函数进行验证，检查算法结果的差异。
2024-05-14 17:32:23
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原创 北邮22级信通院DSP：实验三（1）：FFT变换、IFFT变换（附每步8点变换蝶形图）保姆级讲解+用C++程序实现复数域的FFT变换和IFFT变换+C++中的chrono头文件讲解
北邮22级信通院DSP：实验三（1）：FFT变换、IFFT变换（附每步8点变换蝶形图）保姆级讲解+用C++程序实现复数域的FFT变换和IFFT变换，W因子的计算方法，用C++程序计算程序运行时间和内存占用；C++中的chrono头文件讲解；C++中的functional头文件与function方法；C++中的complex类型
2024-05-07 20:12:00
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原创 北邮22级信通院DSP：用C++程序实现DFT连续求取任意两个离散实序列从n到m点循环卷积
北邮22级信通院DSP：用C++程序实现DFT连续求取任意两个离散实序列从n到m点循环卷积
2024-04-17 16:26:10
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原创 北邮22级信通院数电：Verilog-FPGA（12）第十二周实验（2）彩虹呼吸灯（bug已解决 更新至3.0）
【代码】北邮22级信通院数电：Verilog-FPGA（12）第十二周实验（2）彩虹呼吸灯
2023-12-01 15:06:14
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原创 北邮22级信通院数电：Verilog-FPGA（12）第十二周实验（1）设计一个汽车尾灯自动控制系统
设计一个汽车尾灯自动控制系统，要求根据汽车行驶状态自动控制汽车尾灯：直行：尾灯不亮；右转：右侧尾灯亮而且按秒闪烁，左侧尾灯不亮；左转：左侧尾灯亮而且按秒闪烁，右侧尾灯不亮；临时停车或者故障：两侧尾灯同时闪烁；注：用三色LED代码表左右汽车尾灯，用拨码开关控制汽车行驶状态没还可以考虑用七段数码管和单色LED显示汽车的状态。
2023-12-01 15:01:21
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原创 北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（2）设计一个24秒倒计时器
北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（2）设计一个24秒倒计时器
2023-11-24 01:56:10
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原创 北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（1）用JK触发器实现8421码十进制计数器
北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（1）用JK触发器实现8421码十进制计数器
2023-11-24 01:56:06
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原创 北邮22级信通院数电：Verilog-FPGA（0）怎么使用modelsim进行仿真？modelsim仿真教程一份请签收~
北邮22级信通院数电：Verilog-FPGA（0）怎么使用modelsim进行仿真？modelsim仿真教程一份请签收~
2023-11-21 18:16:41
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原创 北邮22级信通院数电：Verilog-FPGA（10）第十周实验 实现移位寄存器74LS595（仿真方法验证）
北邮22级信通院数电：Verilog-FPGA（10）第十周实验 实现移位寄存器74LS595（仿真方法验证）
2023-11-21 17:33:09
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原创 北邮22级信通院数电：Verilog-FPGA（10）第十周实验 实现移位寄存器74LS595
北邮22级信通院数电：Verilog-FPGA（10）第十周实验 实现移位寄存器74LS595
2023-11-17 18:41:46
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原创 北邮22级信通院数电：Verilog-FPGA（9）第九周实验（4）实现寄存器74LS374
北邮22级信通院数电：Verilog-FPGA（9）第九周实验（4）实现寄存器74LS374
2023-11-15 13:58:21
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原创 北邮22级信通院数电：Verilog-FPGA（9）第九周实验（3）实现一个具有清零功能的按键计数器，对按键进行计数并显示
北邮22级信通院数电：Verilog-FPGA（9）第九周实验（3）实现一个具有清零功能的按键计数器，对按键进行计数并显示
2023-11-15 13:19:36
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原创 北邮22级信通院数电：Verilog-FPGA（9）第九周实验（2）实现下降沿触发的JK触发器（带异步复位和置位功能）
【代码】北邮22级信通院数电：Verilog-FPGA（9）第九周实验（2）实现下降沿触发的JK触发器（带异步复位和置位功能）
2023-11-13 23:09:13
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原创 北邮22级信通院数电：Verilog-FPGA（9）第九周实验（1）实现带同步复位功能、采用上升沿触发的D触发器
北邮22级信通院数电：Verilog-FPGA（9）第九周实验（1）实现带同步复位功能、采用上升沿触发的D触发器
2023-11-13 21:15:24
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原创 北邮22级信通院数电：Verilog-FPGA（7）Error: Can‘t open project -- you do not have permission to write …
Error: Can't open project -- you do not have permission to write to all the files or create new files in the project's database directory.
2023-10-27 22:06:55
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原创 北邮22级信通院数电：Verilog-FPGA（7）第七周实验（2）：BCD七段显示译码器（关注我的uu们加群咯~）
北邮22级信通院数电：Verilog-FPGA（7）第七周实验（2）：BCD七段显示译码器（关注我的uu们加群咯~）
2023-10-27 21:53:49
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原创 北邮22级信通院数电：Verilog-FPGA（7）第七周实验（1）：带使能端的38译码器&&全加器（关注我的uu们加群咯~）
北邮22级信通院数电：Verilog-FPGA（7）第七周实验（1）：带使能端的38译码器&&全加器（关注我的uu们加群咯~）
2023-10-27 21:01:35
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