北邮22级信通院数电：Verilog-FPGA（9）第九周实验（4）实现寄存器74LS374

北邮信通院数字系统设计：74LS374电路实现与仿真

最新推荐文章于 2024-03-01 20:30:42 发布

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这篇文章介绍了北京邮电大学通信学院学生关于数字系统设计中74LS374集成电路的Verilog代码实现和相关仿真测试过程，展示了时序逻辑电路的工作原理和实验步骤。

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一.代码部分

1.1 reg_74LS374.v

module reg_74LS374
(
	input [7:0] D_in,
	input clk,
	
	output reg [7:0] D_out
);
always @ (posedge clk)
	begin D_out <=D_in; end
endmodule

1.2 reg_LS374_tb.v

`timescale 1ns/1ps
module reg_74LS374_tb();
	reg clk;
	reg [7:0] D_in;
	
	wire [7:0] D_out;
	
	initial begin 
		repeat(20) begin 
			clk=1'b0;#200;
			clk=1'b1;#200;
		end
		$stop;
	end
	
	initial begin 
		repeat(2) begin 
			D_in=8'b0000_0001;#250;
			D_in=8'b0000_0010;#250;
			D_in=8'b0000_0100;#250;
			D_in=8'b0000_1000;#250;
			D_in=8'b0001_0000;#250;
			D_in=8'b0010_0000;#250;
			D_in=8'b0100_0000;#250;
			D_in=8'b10000_0000;#250;
			end
			$stop;
		end
	reg_74LS374 reg_1
	(
		.clk(clk),
		.D_in(D_in),
		.D_out(D_out)
	);	
		
endmodule