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RSS订阅原创 参与芯原杯FD-SOI22nm电路设计竞赛有感
摘要：2025年芯原杯极限电路设计大赛采用2天1夜赛制，在多地同步举行，使用先进22nm FD-SOI工艺。作者回顾参赛经历，指出该比赛重点考察选手快速掌握新工艺的能力，而非从零设计电路。面对FD-SOI特有的"负偏压"等特性，多数选手需在极短时间内完成器件特性分析、电路选型和指标优化。作者认为理想策略是预先准备基础电路模块，通过快速工艺适配完成设计，并反思了当前学科竞赛中存在的"成果传承"现象。最大的参赛收获是掌握了新工艺分析方法。
2025-08-02 13:03:40
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原创 迟滞比较器的迟滞宽度仿真及迟滞原理讨论
将瞬态仿真中的RC时间常数考虑进去后，仿真现象“斜率越大，即信号爬升的越快，迟滞宽度越大”也符合RC时间常数越大的特性。总结，上述问题是电路延时造成的。二是用tran瞬态仿真，不过为了消除RC延时的影响，应将三角波输入信号无限放缓，给一个极其缓慢爬升的信号，这样tran的结果将会非常趋近dc结果。总结：其实这个问题不应该困扰我这么久，毕竟之前也做过ADC电路，里面的比较器虽然不是迟滞的，但也是双输入的单通道比较器，其速度/或者说传输延时tp与本文提到的RC延时是一脉相承、同根同源的问题。
2025-01-14 20:44:35
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原创 双尾电流两级动态比较器的仿真
右图Pre-AMP LATCH组合，静态运放的时域响应和动态LATCH的时域响应刚好互补，Pre-AMP放大小信号较快，LATCH放大大信号较快，两者结合，Pre-AMP先将一个小信号放大到Vx，然后由LATCH接管正反馈迅速放大，速度大大加快。本次仿真结果见下图。设置clk：voltage1=0v，voltage2=1v，period=500ps, pulse width=250ps；
2024-11-11 21:13:29
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原创 关于ADC某些性能参数的思考（持续更新......
当Vref=1V时，一般默认输入信号不会大于Vref，于是输入信号先和Vref/2比较，之后再依次和Vref/4或Vref*3/4、Vref/8或Vref*7/8、Vref/16或Vref*15/16等等比较。也即，令Vref=0.5V，输入信号依次和Vref、Vref/2、Vref/4或Vref*3/4、Vref/8或Vref*7/8等等比较，最后同样的比较次数依然能得到同样大小的LSB。之前设计8位ADC时，使用40nm工艺的工作电压是1V，要求的输入信号范围是0~1V，使用了1V的参考电压Vref。
2024-11-11 21:07:46
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原创 关于virtuoso仿真工艺角WCS、TYP、BCS的讨论
随着温度的变化，导体的电阻会发生变化，从而影响到栅极电压的大小，同时材料的电子特性也会发生变化，从而影响到阈值电压的大小。但高温，热激发的本征载流子浓度高，会降低Vt。基本上在老的工艺里面，迁移率占主导，是不需要考虑负温效应（不同于常温材料，对半导体来说，温度越高，电阻率越低）的。那么，在不考虑“温度翻转效应”的情况下，下方链接可以参考的结论就是——wc(worst case slow，低压高温，delay最大)和lt(或bc，best case fast，高压低温，delay最小)是我们要跑的仿真。
2024-11-11 18:02:58
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原创 TSMC40nmLP版图设计记录及cadence版图设计使用技巧
还要注意，My Mz Mr指代的是不同厚度的金属层，如你所说的1p8m5x1z1u，金属层分别是M1,Mx(M2-M6),Mz(M7),Mu(M8),直接搜索对应的M1,Mx,Mz,Mu的rule即可。//目前版图中，由于NMOS管带有DNW，导致NMOS所占面积远远大于PMOS，且并联的NMOS之间间距过大，故而考虑将DNW电位相同的NMOS放在同一个深N阱中。就是所谓的有源区，它包含两个部分，一部分是MOS管的源区和漏区，所谓的diffusion，还有就是沟道区，就是Gate Oxide下面的部分。
2024-10-21 10:36:04
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空空如也
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