Verilog数字系统设计 绪论

复杂数字系统的设计是一个把思想转化为实际逻辑电路的过程。开发时，有四种常用的开发方案：

1.以专用的微处理芯片为中心，通过搭建算法程序完成所需系统；

        这种方案，设计周期短，资源多；但速度、能耗及体积受该微处理芯片及外围电路限制。

2.用高密度FPGA；

        该方案必须购置相关的FPGA开发环境、编程工具及其布局布线。由于FPGA是一种通用的器件，其结构决定了只对某一种特殊的应用，性能不如ASIC。

3.设计专用的大规模集成电路ASIC；

4.设计基于现成IP核的ASIC。

        两种方案类似，自行设计ASIC通常难度较大，基于现成的IP核可以大大降低其难度。这种方法速度更快，性能优越，但制造周期长，流片成本高。

数字集成电路的设计首先要是设计一个算法电路（个人见解），而如果只是验证算法，C语言即可完成。在此之后，还有很多步骤：

1.c语言功能仿真；

2.c语言并行结构仿真；

3.Verilog HDL行为仿真；

4.Verilog HDLRTL级仿真；

5.综合后门级结构仿真；

6.布局布线后仿真；

7.电路实现验证。

至于为什么要用c语言配合Verilog HDL，主要还是结合两者的优点，一个灵活，查错能力强，一个针对硬件描述。

通常先用c设计出一个功能正确的设计单元，验证其逻辑正确后，再将其改写，以满足verilog环境。