Verilog数字系统设计(夏宇闻)学习笔记(一)

第二章 Verilog语法的基本概念

概述——五种Verilog模型类型：

• 系统级：用语言提供的高级结构能够实现待设计模块的外部性能的模型。
• 算法级：用语言提供的高级结构能够实现算法运行的模型。**
• RTL级： Register Transfer Level，描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型。与逻辑电路有明确的对应关系。**
  以上三种都属于行为描述。
• 门级：描述逻辑门以及逻辑门之间连接的模型。与逻辑电路有确定的连接关系。**
• 开关级：描述器件中三极管和储存节点以及它们之间连接的模型。**

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2.1 Verilog模块的基本概念

• 逻辑行为的描述：不关心它的电路结构，只关心逻辑功能。
• 电路结构的描述：用基本的与门、或门和非门的互联来描述。
• 综合：将逻辑行为的描述形式转换为电路结构的描述形式。
• Verilog语法最重要的几个基本概念：并行性、层次结构性、可综合性，测试平台(testbench)。
• 实例(或实例化引用)：引用现成原件或模块的方法。

模块名  实例名(.模块端口名(实例端口名), …)

“.”表示被引用模块的端口，名称必须与被引用模块的端口定义一致。
“()”里中表示在本模块中与之连接的线路。

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