5、深亚微米CMOS器件隔离漏电机制分析

深亚微米CMOS器件隔离漏电机制分析

1. 引言

CMOS专用集成电路（ASIC）工艺技术需紧跟高密度存储技术和高性能微处理器技术的发展步伐。对于ASIC制造商而言，还要求工艺技术有足够的裕量，以适应电路密度、布线风格和芯片尺寸的大幅变化，这些都由客户对电路功能和性能的要求决定。为在这种情况下保持竞争力，在工艺开发早期，需利用先进测试结构和类产品测试载体进行全面表征，采用静态电流测试（Iddq）等主流测试技术识别漏电和潜在失效机制，且在工艺成熟后开展可靠性实验，以了解特定技术的失效机制，并在工艺投入生产前消除这些问题。

2. 0.35μm CMOS工艺与测试载体

• 工艺特点 ：
  • 双阱、W多硅化物栅极、80Å栅氧化层。
  • LOCOS隔离。
  • W插头用于接触和过孔。
  • TiN/AlCu/TiN金属堆叠。
  • 旋涂玻璃（SOG）金属间介电工艺，用于高深宽比间隙填充和平坦化。
    该技术设计用于3.3V核心电源供电，I/O工作电压可选3.3V/5V。
• 测试载体 ：
  • 逻辑块由0.35μm单元库元件组成，约300K门等效。
  • 嵌入式512K位（4×128K SRAM块）同步CMOS SRAM，带RAM BIST块。
  • 片上环形振荡器，频率可调，用于动态老化研究。
  • 逻辑、RAM和I/O的独立电源轨，便于Iddq测试时更好地分辨漏电情况。
  • 99.8%的故障覆盖率，以及多点Iddq测试向量。
  • 快速故障隔离能力，可将测试仪数据记录解码到单个逻辑或存储单元。
  • 延迟链，用于SPICE与硅片的相关性研究。
  • 三层金属设计，5V I/O，3.3V核心。
  • 封装形式为84 PLCC或144 TQFP。

3. Iddq作为可靠性监测参数

静态设计结合合适的Iddq向量，是定位可见缺陷的有效工具，在工业中广泛应用。但该筛选方法在识别非可见可靠性问题（如短沟道效应）方面的作用常被忽视。在当今的深亚微米CMOS工艺中，将Iddq作为漂移监测参数至关重要。Iddq晶圆分选测量可用于早期识别潜在可靠性问题，Iddq标准差大或均值随时间变化的分布，是潜在可靠性问题的指标。CMOS产品/工艺的基线Iddq水平，可通过给定器件尺寸的门数乘以给定电压和温度下晶体管亚阈值和结漏电之和来近似计算，通常目标是实现小于几微安的紧密分布，Iddq水平越低，筛选效果越好。

4. 可靠性实验后的Iddq失效

在工艺开发早期的技术可靠性评估中，类产品测试芯片出现失效。具体的应力测试是在结温150°C下进行的高温工作寿命应力测试。在“老化”测试期间，芯片（逻辑和SRAM）由片上环形振荡器循环驱动。五批中有两批在第一次抽样检测时，因SRAM Iddq过高（>1mA）出现不可接受的失效率。通过抽样检测的芯片继续进行应力测试，在第二次和第三次抽样检测时，这两批中仍有更多芯片出现SRAM Iddq漏电失效。所有SRAM Iddq失效的芯片功能仍保持100%正常。对所有批次的晶圆分选Iddq直方图进行回顾发现，失效批次的SRAM Iddq分布与合格批次有显著差异（大尾部和标准差），这表明仅在晶圆分选时设置Iddq通过/失效限制，不足以确定批次的可靠性，因为所有提交应力测试的芯片都通过了有保护带的测试限制。随后立即对失效芯片进行进一步分析。

5. 故障隔离与破坏性分析

• 发射显微镜分析 ：将失效器件置于静态测试台上，以失效模式施加电偏置，验证漏电情况后，对失效单元进行发射显微镜分析。在SRAM的行解码/驱动部分观察到发射点，且当电源电压升至3.3V以上时，RAM Iddq电流会增加，将电源电压恢复到标称水平后，漏电电流无法恢复到标称水平，表明在较高电源电压下存在不可逆损坏或潜在影响。通过对SRAM电路原理图的详细分析，确认行解码电路中不存在浮动节点条件或允许从Vdd到Vss漏电的特殊电路，且漏电电流对光不敏感，进一步排除了浮动节点问题。
• 破坏性分析 ：由于问题严重且行电路中系统性出现光发射，随后进行快速破坏性分析，试图找出漏电的物理机制。使用10:1的CF₄/O₂化学试剂在反应离子刻蚀机中去除器件钝化层（pECVD氮化物/氧化物），后续采用机械和传统湿法去处理技术逐层去除，并在每一层进行SEM检查。机械层去除通过使用Ultratest Micro Labs的平行抛光工具和双压板抛光轮实现。层去除和各关键层的彻底检查未发现异常，多晶硅层的被动电压对比SEM成像也未显示失效区域的晶体管栅极存在异常。

6. 测试结构探测与发射显微镜分析

• 布局共性研究 ：布局共性研究表明，失效区域存在一个在电路其他部分未重复出现的特征，推测两个P⁺扩散区之间的多晶硅栅场隔离不足，是导致漏电电流的原因。对测试图案区域中简单多晶硅栅场晶体管的扩散隔离数据进行回顾，发现P⁺隔离存在一定的边缘性。这种边缘性的栅控P⁺扩散隔离可以解释晶圆分选时较高的Iddq分布，但这种亚阈值漏电在可靠性应力测试期间不应增加到导致后续Iddq失效的程度。
• 测试结构探测 ：为确定潜在电流增加的原因，使用HP4156半导体参数分析仪对间距接近的P⁺隔离测试结构进行探测和表征。首先对场晶体管的漏极进行从0到 - 6V的扫描，同时将栅极、源极和N阱接地，结果显示P⁺扩散区之间存在亚阈值电流传导。第二次扫描时，给定电压下的漏电流高于第一次扫描，第三次扫描时漏电流进一步增加，表明扫描电压导致了不可逆损坏，使漏电流增加，这与在产品芯片上观察到的现象（电压超过标称值时Iddq不可逆增加）相似。
• 时间与电压应力测试 ：在老化测试中，芯片以固定电源电压动态运行。为确定边缘场器件的漏电是否会随电压应力时间增加，对另一个边缘场晶体管施加固定漏极电压进行监测，结果显示漏电电流随时间增加。最后，对一个场晶体管在与实际失效芯片相同的电压（3.6V）和高温条件下进行应力测试，19小时后测量的IV曲线显示，场晶体管的漏源漏电电流增加了70%，与老化测试期间SRAM Iddq电流的增加情况一致。对一个漏电的P⁺场晶体管测试结构进行发射显微镜分析，在与SRAM Iddq测试相似的条件下施加偏置，观察到发射现象，表明边缘场晶体管测试结构与实际失效电路完全相关。

以下是相关流程的mermaid流程图：

graph LR
    A[可靠性实验] --> B{是否出现Iddq失效}
    B -- 是 --> C[故障隔离与破坏性分析]
    C --> D[发射显微镜分析]
    C --> E[破坏性分析]
    D --> F[确定发射点位置]
    E --> G[逐层去除并检查]
    F --> H[布局共性研究]
    G --> H
    H --> I[测试结构探测与分析]
    I --> J[确定漏电原因]
    B -- 否 --> K[继续正常生产]

7. 机制与纠正措施

• 漏电机制 ：P⁺场器件潜在漏电的原因被认为是当隔离较弱时，寄生器件漏端附近的电子俘获。边缘P⁺扩散隔离间距导致漏源漏电电流，由于漏端的高电场，器件漏端会发生碰撞电离，产生电子 - 空穴对，电子注入到场氧化物中，被俘获的电子使漏极附近的硅表面反转，导致P⁺结扩展，有效缩短了器件的沟道长度，从而进一步增加了漏电电流，这种现象被称为热电子诱导穿通（HEIP）。
• 纠正措施 ：解决问题的方法是消除P⁺场晶体管的亚阈值漏电，可通过增加两个扩散区之间的有效间距（增加场器件的沟道长度）和/或提高场器件的阈值电压来实现。通过优化前端湿法预清洗工艺，使场氧化物的损失最小化，从而增加场边缘的氧化物厚度（鸟嘴），使P⁺结注入点稍微远离，增加场晶体管的沟道长度，同时减少扩散区之间的场氧化物损失，提高场器件的阈值电压。通过评估隔离测试结构的参数漏电数据和晶圆分选时的SRAM Iddq分布，对工艺改进进行评估，多批芯片经过老化应力测试，未因边缘隔离问题出现失效。

8. 结论

本文介绍了与P⁺扩散隔离边缘性相关的潜在失效机制，其特征为Iddq电流随应力电压和时间增加、在极低电流下检测到光发射以及晶圆分选时Iddq直方图的变化。若没有Iddq筛选，这种潜在失效机制可能无法被检测到，甚至在工艺投入生产后仍未被发现。研究发现，失效批次的P⁺扩散隔离存在边缘性，漏电电流随时间或应力电压增加的原因被认为是场器件漏端的电子俘获，这有效降低了场器件的阈值电压，缩短了沟道长度，导致漏电电流增加。通过向工艺模块工程师快速反馈，优化前端晶圆处理过程中场氧化物的损失量，成功消除了失效机制。

以下是实验结果的简单表格总结：
|实验项目|结果|
| ---- | ---- |
|Iddq筛选|可早期发现潜在可靠性问题|
|发射显微镜分析|确定漏电位置在SRAM行解码/驱动部分|
|测试结构探测|证实P⁺扩散隔离边缘性导致漏电|
|工艺改进|消除亚阈值漏电，解决失效问题|

深亚微米CMOS器件隔离漏电机制分析

9. 技术要点剖析

• Iddq监测的关键作用 ：Iddq作为可靠性监测参数，在深亚微米CMOS工艺中具有不可替代的地位。它不仅能帮助定位可见缺陷，更重要的是能识别非可见的可靠性问题，如短沟道效应。通过对Iddq晶圆分选测量数据的分析，能够提前发现潜在的可靠性隐患。例如，Iddq标准差大或均值随时间变化，都可能预示着产品存在可靠性风险。在实际应用中，准确计算CMOS产品/工艺的基线Iddq水平，有助于设定合理的筛选标准，提高产品的可靠性。
• 故障隔离与分析方法 ：在处理漏电问题时，故障隔离和分析是关键步骤。发射显微镜分析能够直观地确定漏电位置，结合电路原理图分析，可以排除一些可能的干扰因素，如浮动节点问题。而破坏性分析则通过逐层去除和SEM检查，试图找出漏电的物理机制。这些方法相互配合，能够更准确地定位问题根源。
• 测试结构的重要性 ：测试结构在整个研究过程中起到了重要的验证作用。通过对测试结构的探测和分析，能够深入了解P⁺扩散隔离的性能，以及漏电机制的具体表现。例如，对间距接近的P⁺隔离测试结构进行探测，发现了亚阈值漏电随电压和时间增加的现象，与实际产品的失效情况相符，从而为确定漏电原因提供了有力支持。

10. 操作步骤总结

为了更好地应对深亚微米CMOS器件的隔离漏电问题，以下是详细的操作步骤：
1. 工艺开发阶段
- 设计产品 - 样测试载体，使其电路块类型、密度和芯片尺寸能够反映典型客户设计。
- 进行全面表征，利用先进测试结构和产品 - 样测试载体，采用Iddq等主流测试技术，识别漏电和潜在失效机制。
- 当工艺成熟后，开展可靠性实验，进一步了解技术特定的失效机制。
2. Iddq监测
- 计算CMOS产品/工艺的基线Iddq水平，设定合理的筛选标准。
- 进行Iddq晶圆分选测量，关注Iddq分布的变化，及时发现潜在可靠性问题。
3. 故障隔离与分析
- 将失效器件置于静态测试台上，以失效模式施加电偏置，验证漏电情况。
- 进行发射显微镜分析，确定漏电位置，观察电源电压变化对漏电电流的影响。
- 对SRAM电路原理图进行详细分析，排除浮动节点等问题。
- 进行快速破坏性分析，逐层去除器件层并进行SEM检查，寻找漏电的物理机制。
4. 测试结构探测
- 根据布局共性研究结果，对可疑的测试结构进行探测和表征。
- 测量场晶体管的漏电流，观察其随电压和时间的变化情况。
5. 纠正措施实施
- 优化前端湿法预清洗工艺，减少场氧化物的损失。
- 增加场边缘的氧化物厚度，提高场器件的阈值电压。
- 评估工艺改进效果，通过隔离测试结构的参数漏电数据和晶圆分选时的SRAM Iddq分布进行验证。

11. 实际案例分析

以本次研究中的类产品测试芯片为例，在工艺开发早期的可靠性评估中，五批中有两批出现了SRAM Iddq过高的问题。通过一系列的分析和测试，最终确定是P⁺扩散隔离的边缘性导致了漏电。具体过程如下：
- 故障发现 ：在高温工作寿命应力测试中，芯片的SRAM部分出现Iddq失效，且失效批次的Iddq分布与合格批次有显著差异。
- 故障隔离 ：通过发射显微镜分析，确定漏电位置在SRAM的行解码/驱动部分。
- 原因分析 ：对测试结构的探测和分析表明，P⁺扩散隔离的边缘性导致了亚阈值漏电，且漏电电流随电压和时间增加。
- 解决方案 ：优化前端湿法预清洗工艺，增加场边缘的氧化物厚度，提高场器件的阈值电压，成功解决了漏电问题。

12. 未来展望

随着CMOS工艺技术的不断发展，深亚微米器件的可靠性问题将面临更多挑战。未来的研究可以从以下几个方面展开：
- 更精确的监测技术 ：开发更精确的Iddq监测技术，能够更早期、更准确地发现潜在可靠性问题。
- 新型材料和工艺的应用 ：探索新型材料和工艺，提高器件的隔离性能，减少漏电问题的发生。
- 失效机制的深入研究 ：深入研究各种失效机制，为工艺改进提供更有力的理论支持。

以下是未来研究方向的简单列表：
- 开发高精度Iddq监测系统
- 研究新型隔离材料和工艺
- 建立更完善的失效机制模型

13. 总结

深亚微米CMOS器件的隔离漏电问题是一个复杂且关键的问题。通过本文的研究，我们深入了解了与P⁺扩散隔离边缘性相关的潜在失效机制，以及相应的解决方法。Iddq监测作为一种重要的可靠性监测手段，在早期发现潜在问题方面发挥了重要作用。故障隔离和分析方法能够准确地定位问题根源，测试结构的应用为验证漏电机制提供了有力支持。通过优化工艺，我们成功消除了失效机制，提高了产品的可靠性。在未来的研究中，我们需要不断探索新的技术和方法，以应对CMOS工艺技术发展带来的挑战。

以下是整个处理流程的mermaid流程图：

graph LR
    A[工艺开发] --> B[Iddq监测]
    B --> C{是否有异常}
    C -- 是 --> D[故障隔离与分析]
    D --> E[测试结构探测]
    E --> F[确定漏电原因]
    F --> G[实施纠正措施]
    G --> H[评估改进效果]
    H --> I{是否解决问题}
    I -- 是 --> J[继续生产]
    I -- 否 --> D
    C -- 否 --> J

通过以上的分析和总结，我们希望能够为深亚微米CMOS器件的可靠性研究提供有益的参考，帮助工程师更好地解决实际问题。