从零开始讲DDR（6）——MIG IP核配置

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分类专栏： FPGA接口开发 文章标签： fpga开发 fpga DDR4
于 2025-01-06 16:53:24 首次发布
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一、概述

        在前面的文章中，我们基本聊完了DDR的原理，对于DDR操作的基本结构和如何看懂一本DDR的手册。在此基础上，我们将进入最核心的部分，如何在FPGA去使用DDR，这里采用的DDR为DDR4系列，具体型号为MT40A1G16WBU-083E。

        需要特别说明的是，由于我手头使用的板子是UltraScale系列的，所以IP核的使用方式与普通7系列的会有所不同，但是基本的原理还是相同的，关于7系列的使用，后续有时间也会进行更新。

二、IP 配置

2.1 打开IP核设置

        在IP catalog搜索MIG，就能找到我们需要的MIG IP核，这里由于使用的是UltraScale系列，所以IP搜索的结果与普通7系列就已经有所不同。我们选择本文中需要的DDR4系列。

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### 如何配置和设置 DDR4 IP 核 FPGA 设计流程 #### 配置环境准备 为了成功配置DDR4 IP核，在FPGA设计环境中需先安装并配置好相应的工具链版本，确保所使用的Vivado IDE是最新的稳定版。对于特定型号如XCKU3P-2FFVA676I的Kintex Ultrascale+系列器件，确认其支持目标DDR4内存颗粒MT40A512M16LY-075E的工作参数范围即750MHz至1333MHz时钟频率以及单颗容量为1GB。 #### 创建工程与导入IP库 启动Vivado后新建项目，指定顶层模块名称及路径；随后进入IP Catalog查找Memory Interfaces分类下的`ddr4_0`项来添加DDR4控制器实例到当前设计中[^1]。 #### 参数化定制DDR4 IP Core 双击打开已加入项目的DDR4 IP进行配置： - **General Settings** - 设置Target Frequency (MHz)，依据选用的具体DDR4 SDRAM规格书中的规定值设定此参数。 - **Controller Options** - 启用或禁用特性选项比如ODT(On-Die Termination), DLL(Delay Locked Loop)等功能以匹配外部存储设备的要求。 - **PHY Options** - 调整物理层相关属性，包括但不限于差分输入输出缓冲区模式、驱动强度等细节调整以便优化信号完整性表现。 - **Calibration Options** - 自定义校准过程的行为方式，例如允许自动执行初始化序列或是手动干预某些阶段。 - **Reset Configuration** - 关键区别在于复位逻辑电平的选择——不同于以往DDR3采用低电平有效的机制，现在应设为高电平有效以适应新标准。 完成上述各项设定之后点击OK保存更改并将生成好的HDL文件纳入整体RTL层次结构之中。 #### 进行仿真验证 利用ModelSim或其他兼容模拟平台加载由MIG自动生成的testbench脚本开展功能性和时序方面的检验工作，确保预期行为无误后再推进下一步骤。 #### 实物连接调试 最后一步涉及硬件层面的实际连线布局规划，按照原理图指示精确焊接各元件间的关系，并借助在线编程手段下载比特流映像给定型板卡实施最终的功能检测环节。 ```python # Python伪代码用于说明自动化测试部分概念而非真实语法 def ddr4_test(): write_data = list(range(1001)) # 准备要写入的数据集 read_back = [] # 初始化回读缓存列表 for i in range(len(write_data)): send_to_ddr4(i, write_data[i]) # 发送数据到DDR4 for j in range(len(write_data)): read_back.append(read_from_ddr4(j))# 从DDR4逐个位置读取回来 error_flag = False # 错误标志默认关闭状态 for k in range(len(write_data)): if write_data[k] != read_back[k]: error_flag = True # 若发现差异则标记存在错误 update_led(error_flag) # 更新LED显示结果反馈给用户 ```
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