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RSS订阅原创 DataMover到底怎么搞：玩转ZYNQ PL端DDR
6处与DDR选型有关，用了2片16bitDDR，所以为32bit。1处默认full（读地址、读使能、写地址、写实能、写响应）；3处与2处保持一致；
2025-03-12 11:54:23
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原创 AXI接口总结
AXI 的英文全称是 Advanced eXtensible Interface，即高级可扩展接口，它是 ARM 公司所提出的 AMBA（Advanced Microcontroller Bus Architecture）协议的一部分。在 Xilinx 和 Intel FPGA 中，AXI 是广泛应用的标准接口，用于处理器和自定义硬件模块之间的通信。AXI 是许多现代 SoC（如 ARM Cortex 系列 SoC）的核心总线，用于处理器、存储器和外设之间的通信。精简版本，不支持突发传输，仅支持单次读写。
2025-03-10 15:43:10
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原创 VIVADO检查时钟是否定义
next之后打开如下，只需要关心Recommended Constraints一栏，全部勾选上看看有没有哪个时钟忘记约束，忘记约束则补全即可。之后直接单击skip to finish即可。
2025-02-20 14:52:36
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原创 XILINX AURORA接口：64B66B完整演示
3、4、5、6通常就这么配置，4页可以配置50MHz，其他默认。4根线，所以左下角开始顺时针写入1、2、3、4。如果是2根线或者8根线则分别如下配置。上一步执行完之后，会生产一些文件，将如下5个文件导入需要使用的工程即可。在此，我们选择example模式，不选择core模式。（回头再写，周五了等着下班。（2）生产可使用文件。
2025-01-10 16:18:52
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原创 FIFO你用对了吗？
一旦第一个单词出现在dout上，empty被取消断言，表示FIFO中有一个或多个可读单词，VALID被断言，表示dout上存在一个有效单词。当qsfp_s_axi_tx_tready（如axi总线或aurora接口的ready信号）突然拉低的时候，选用FWFT模式的FIFO，当前数据会保持在发送端口而不被发送出去（此时qsfp_s_axi_tx_tvalid = 0），等qsfp_s_axi_tx_tready信号再次拉高的时候才会将数据送出去，防止丢数。
2025-01-10 13:58:10
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原创 XILINX MIG核到底怎么配置：玩转DDR
注意2：用户数据位宽如何计算，例如ddr_clk=800MHz时，ui_clk=200MHz，ddr物理位宽为16bit（2片ddr菊花链连接就是32bit），上下沿采集（2倍），因此用户数据位宽=800*32*2/200=256bit。上5张图中，注意app_wdf_end、app_wdf_wren、app_en、app_cmd时序，在读写期间如果一直拉高会报错！ddr_clk：ui_clk=4:1或2:1，当ddr_clk=800MHz时，只能是4:1。导入——>验证——>保存——>。
2025-01-09 17:15:18
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原创 FPGA接口开发之：JESD204B与AD9162通信
结合手册，以及所选取FPGA型号的gt线速限制，同时考虑到AD/DA同步性要求，本方案选取L=8、M=2、F=1、S=2模式，核时钟=fs/div=5000/32=156.25MHz，同理LMFC=19.53125MHz。结合手册给出的每条lane采样点，以及上文中配置的JESD204B工作模式，重点注意，在L=8的前提下，M才可以为1或2，为2时必须是IQ数据（M为1时超了fpga型号gt线速）。------（待续未完）------
2024-07-04 12:01:21
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原创 FPGA数字信号处理之：PID调节算法的实现
微分控制则根据误差变化率调整输出。PID控制是最早发展起来的控制策略之一，由于其算法简单、鲁棒性好和可靠性高，被广泛应用于工业过程控制，仍有90%左右的控制回路具有PID结构，被广泛应用于各种工业过程中，如温度控制、流量控制、速度控制等，以提高工业生产的效率和质量。PID控制是经典控制理论中控制系统的一种基本调节方式，是具有比例、积分和微分作用的一种线性调节规律，它基于对被控对象的测量值与设定值之间的差异进行调整来实现稳定和精确的控制。根据实际系统的输出限制，对控制输出值进行限制，确保输出值在合理范围内。
2024-06-07 14:52:49
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原创 FPGA数字信号处理之：小波变换算法的实现
它的主要特点是通过变换能够充分突出问题某些方面的特征，能对时间（空间）频率的局部化分析，通过伸缩平移运算对信号（函数）逐步进行多尺度细化，最终达到高频处时间细分，低频处频率细分，能自动适应时频信号分析的要求，从而可聚焦到信号的任意细节，解决了Fourier变换的困难问题，成为继Fourier变换以来在科学方法上的重大突破。激励文件编写可参考《文章二》中关于“matlab产生激励”相关代码。输入信号与经过小波变换之后的信号如下所示，经分析，使用fpga实现小波变换还是挺不错的。原理可参考如下两个博主文章。
2024-06-06 14:22:59
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原创 FPGA图像处理之：Harris角点检测
一般的角点检测都是对有具体定义的、或者是能够具体检测出来的兴趣点的检测。在实践中，通常大部分称为角点检测的方法检测的都是兴趣点，而不是独有的角点。目前的角点检测算法可归纳为3类：基于灰度图像的角点检测、基于二值图像的角点检测、基于轮廓曲线的角点检测。对灰度图像、二值图像、边缘轮廓曲线的角点检测算法进行综述，分析了相关的算法，并对各种检测算法给出了评价。2.对M的四个元素进行高斯平滑滤波，为的是消除一些不必要的孤立点和凸起，得到新的矩阵M（M实际上只能算得上是2x2矩阵，Ix2等代表图像变换矩阵中的点）
2024-05-22 15:16:44
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原创 FPGA图像处理之：sobel算法边缘检测
边缘是图像的基本特征，包含了用于图像识别的有用信息，在计算机视觉、图像分析和图像处理等应用中起着重要作用。对于图像而言，取 3 行 3 列的图像数据，将图像数据与对应位置的算子的值相乘再相加，得到 x 方向的 Gx，和 y 方向的 Gy，将得到的 Gx 和 Gy，平方后相加，再取算术平方根，得到 Gxy，近似值为 Gx 和 Gy 绝对值之和，将计算得到的 Gxy 与我们设定的阈值相比较，Gxy 如果大于阈值，表示该点为边界点，此点显示黑点，否则显示白点。
2024-05-17 14:50:00
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原创 FPGA图像处理之：直方图均衡化
其中Db是转换过后的像素的灰度值，Dmax是输入图像经过直方图统计后得到的最大的灰度值，A0是一幅图像面积，也就是所有的像素值H(i)是灰度级的各级的统计结果。直方图均衡化，通过一种灰度映射使输入图像经过转换后，在每一灰度级上都有相近似的输出图像，输出的灰度值是均匀的。直方图均衡化就的作用就是，对于当前的输入像素，需要首先求出小于当前像素灰度值的所有像素统计值的和，然后与该图像中的最大灰度值进行相乘，最后除以图像的面积。分别找了灰度效果不同的图比较如下，从效果来看，直方图均衡化算法还是挺不错的。
2024-05-17 14:17:06
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原创 FPGA图像处理之：OTSU二值化阈值分隔
二值化，就是让图像的像素点矩阵中的每个像素点的灰度值为0（黑色）或者255（白色），也就是让整个图像呈现只有黑和白的效果。假如取阀值为127（相当于0~255的中数），让灰度值小于等于127的变为0（黑色），灰度值大于127的变为255（白色），这样做的好处是计算量小速度快，但是缺点也是很明显的，因为这个阀值在不同的图片中均为127，但是不同的图片，他们的颜色分布差别很大，所以用127做阀值，白菜萝卜一刀切，效果肯定是不好的。1.计算直方图：首先，计算图像的灰度直方图，统计每个灰度级别的像素数量。
2024-05-17 11:04:43
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原创 vivado时钟约束之set_multicycle_path
对于慢时钟到快时钟，如果多周期是针对快时钟的，对于setup可以加-end也可以不加，假设setup周期数是X，而对于hold如果想check沿对齐的情况，必须加-end选项，周期数为X-1。对于从快时钟到慢时钟，如果多周期是针对快时钟的，对于hold可以加-start也可以不加，但是对于setup周期数一定要加-start。
2024-05-10 11:16:47
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原创 vivado时钟约束之set_clock_groups
下图颜色方块中，横坐标表示目的时钟，纵坐标表示源时钟，黑色No path表示不存在时序路径，蓝色User ignored Paths为用户设置了不分析的约束，红色Timed(Unsafe)表示异步时钟或非扩展的时钟，颜色块下方的列表也显示了时序的详细信息。同步时钟： 两个时钟的相位关系是可预知的，常见的是两个时钟来源于相同的根时钟或者共同的周期，如生成时钟和主时钟。时钟Vivado中Report Clock Interaction可以查看时钟间的关系。一、时钟间关系及如何查看。二、时钟约束语句解释。
2024-05-10 10:50:23
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原创 FPGA数字信号处理之：飞秒级滤波延时实现
以xilinx vivado为例，会使用system generator。从实现效果来看，将下图左中圆圈部分放大后如下图右所示，通过微调延时精度能够达到fs级别。使用滤波器精准延时。
2024-05-06 14:49:50
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