verilog基础知识介绍

浩瀚之水_csdn

于 2025-03-21 17:39:40 发布

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分类专栏： # 嵌入式FPGA相关知识汇总文章标签： fpga开发

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Verilog 是一种硬件描述语言（Hardware Description Language, HDL），广泛用于数字电路和系统的设计、仿真和验证。它支持从抽象行为级到门级的建模，适用于 FPGA、ASIC 等数字逻辑设计。以下是 Verilog 的详细介绍：

一、Verilog 的核心概念

用途：
- 设计：描述数字电路的结构或行为（如组合逻辑、时序逻辑）。
- 仿真：验证电路功能是否符合预期。
- 综合：将高级代码转换为门级网表（用于 FPGA 或 ASIC 实现）。
抽象层次：
- 行为级（Behavioral）：描述电路的功能（如算法），不涉及具体实现。
- 数据流级（Dataflow）：描述信号间的逻辑关系（如布尔表达式）。
- 结构级（Structural）：通过实例化模块（如 AND、OR 门）构建电路。
与 VHDL 的对比：
- Verilog 语法类似 C 语言，更简洁；VHDL 语法更严格，适合复杂系统。
- Verilog 在工业界（尤其是美国）更流行，VHDL 在欧洲更常见。

二、Verilog 模块结构

Verilog 代码的基本单位是 模块（Module），类似于函数或电路的一个功能单元。

示例：一个 2 输入与门的模块

module AND_gate (
    input  a,    // 输入端口声明
    input  b,
    output y     // 输出端口声明
);
    assign y = a & b;  // 连续赋值语句（组合逻辑）
endmodule

关键部分：

端口声明：定义模块的输入（input）和输出（output）。
内部逻辑：通过 assign（组合逻辑）或 always 块（时序/组合逻辑）实现。

三、Verilog 数据类型

基本类型：
- **wire**：表示物理连线（默认类型），用于连接模块或组合逻辑。
- **reg**：表示存储单元（如触发器、寄存器），用于时序逻辑或临时变量。
向量和标量：
- 标量：单比特信号（如 wire a;）。
- 向量：多比特信号（如 reg [7:0] data; 表示 8 位寄存器）。
数值表示：
- 格式：<位宽>'<进制><数值>，如 4'b1010（4 位二进制数 1010）。
- 进制：二进制（b）、十进制（d）、十六进制（h）。

四、Verilog 语法与操作符

赋值语句：
- 连续赋值（assign）：用于组合逻辑，如 assign y = a | b;。
- 过程赋值（= 或 <=）：在 always 或 initial 块中使用。
  - 阻塞赋值（=）：顺序执行（类似软件）。
  - 非阻塞赋值（<=）：并行执行（用于时序逻辑）。

always 块：

描述组合或时序逻辑，敏感列表触发执行。

always @(posedge clk) begin  // 时钟上升沿触发
    q <= d;  // D 触发器
end

操作符：
- 逻辑操作：&（与）、|（或）、^（异或）。
- 算术操作：+、-、*、/。
- 关系操作：==、!=、>、<。

五、Verilog 建模方式

1. 组合逻辑

使用 assign 或 always @(*)：

// 4 选 1 多路选择器
module MUX4to1 (
    input [3:0] data,
    input [1:0] sel,
    output out
);
    assign out = data[sel];
endmodule

2. 时序逻辑

使用 always @(posedge clk) 描述时钟触发的行为：

// 4 位计数器
module Counter (
    input clk,
    input reset,
    output reg [3:0] count
);
    always @(posedge clk or posedge reset) begin
        if (reset)
            count <= 4'b0;
        else
            count <= count + 1;
    end
endmodule

六、测试平台（Testbench）

Testbench 是用于验证设计的仿真代码，通常包含：

时钟生成。
输入激励（Stimulus）。
输出监控。

示例 Testbench：

module testbench;
    reg clk, reset;
    wire [3:0] count;

    // 实例化被测试模块
    Counter uut (clk, reset, count);

    // 生成时钟信号（周期 10ns）
    initial begin
        clk = 0;
        forever #5 clk = ~clk;
    end

    // 施加激励
    initial begin
        reset = 1;
        #10 reset = 0;
        #100 $finish;  // 仿真结束
    end

    // 监控输出
    initial begin
        $monitor("Time=%t, count=%d", $time, count);
    end
endmodule

七、开发工具与流程

工具：
- 仿真工具：ModelSim、VCS、Icarus Verilog。
- 综合工具：Xilinx Vivado、Intel Quartus、Synopsys Design Compiler。
- FPGA 开发板：Xilinx、Altera（Intel）等。
设计流程：
1. 编写 Verilog 代码。
2. 仿真验证功能。
3. 综合为门级网表。
4. 布局布线（FPGA/ASIC）。
5. 下载到硬件或流片。