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RSS订阅原创 如何用 DVS‑254 一次性覆盖 DAL‑A 鲁棒性测试
DVS-254是专为航空电子DO-254/DAL-A高安全等级项目设计的FPGA自动化验证平台，其核心价值在于将鲁棒性测试从离散实验升级为体系化验证流程。该平台通过"仿真-物理测试等效"原理，复用仿真Testbench直接驱动真实FPGA测试，实现异常场景的系统化注入（电压/时钟/接口异常）与自动化判定。关键突破包括：统一验证标准（RTL仿真与物理测试结果直接比对）、目标器件原位测试、符合适航条款的自动化证据生成，从而解决传统人工测试难以取证的问题。特别适用于DDR3/PCIe等高速接口
2026-07-07 14:26:31
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原创 如何在跨时钟域分析中处理好复位信号？
本文分析了FPGA/SoC系统中"偶尔起不来"问题的根本原因，指出复位信号（reset）是最容易被忽略的跨时钟域（CDC）风险。关键点包括：1）复位释放（deassert）比拉低（assert）更危险；2）多时钟域共用异步复位会导致状态混乱；3）正确做法是复位释放必须满足各时钟域的同步时序要求。文章强调复位问题难以通过仿真发现，建议采用分层防护措施：使用Lint工具规范高风险复位写法，并通过CDC工具全面验证复位路径的同步性。最终指出系统稳定性不能依赖经验，而要通过流程化方法确保复位信号
2026-07-07 10:40:36
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原创 为什么“双触发器”不够用？
FIFO / 握手 / Toggle，同步方案到底该怎么选？在前两篇里，我们已经达成了两个共识：于是很多工程师会很自然地得出一个结论：“那我所有跨时钟信号都加双触发器，不就完了吗？很遗憾，这正是第三类 CDC 事故的起点。这一篇，我们就从工程角度把一件事讲清楚：CDC 的核心问题不是“有没有同步”， 而是“同步方案是否匹配信号语义”。一、先说结论：双触发器只解决了一类问题经典双触发器同步器：它只适用于一种信号：✅ 单比特、慢变化、无脉冲语义的控制信号。
2026-07-06 18:18:48
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原创 DAL 是什么？为什么 Level A 和 Level C 的开发方式差别这么大
DAL（设计保证等级）不是简单的风险标签，而是决定硬件开发过程强度的关键因素。它源于系统安全评估，根据功能失效后果的严重程度划分等级（A-E）。高DAL项目要求更强的设计保证力度，体现在三个方面：更高的独立性要求（避免自我验证）、更深的验证深度（系统化缺陷分析）和更完整的生命周期数据（可追溯的证据链）。DAL差异不仅影响测试数量，更影响整个开发哲学——高等级项目不能依赖经验补漏，必须将隐性知识转化为显性验证。FPGA开发中，即使简单模块（如复位逻辑）在高DAL下也需严格管控，因其失效可能引发严重后果。理解D
2026-05-29 18:45:03
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原创 Verilog或VHDL中防止信号综合后被优化众多方法总结
摘要：本文介绍了在Verilog和VHDL中防止信号被优化的多种方法。Verilog方法包括：1）设置Synthesis_Options中的-keephierarchy为YES或soft；2）使用(KEEP="TRUE")约束；3）将信号引出到模块输出端；4）使用DONT_TOUCH属性。VHDL方法包括：1）定义keep属性并设置为true；2）使用mark_debug属性标记信号。这些方法可帮助在综合和布局布线阶段保留关键信号，便于调试和验证。
2026-05-26 11:46:27
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原创 重磅！！！VIGIL-CDC 数字电路跨时钟域设计验证管理平台
VIGIL-CDC通过强大的静态分析技术，在寄存器传输级（RTL）和/或门级（GL）对设计进行深度检测，无需依赖仿真向量即可自动识别、分类并验证设计中所有的时钟域交叉（CDC）路径，评估设计的同步可靠性，并提供修复建议，是实现高质量、高可靠性多时钟域设计不可或缺的验证保障。：通过对CDC路径的系统性分析和分类，为设计团队提供了一个客观的“可靠性评级”，使得同步设计的质量可衡量、可比较，助力达成芯片功能安全等高标准要求。：提供直观的图形用户界面（GUI），用于浏览和展示设计中复杂的时钟域交叉关系网。
2026-02-10 16:12:44
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原创 焊过DDR3的我算明白了，这次内存涨价根本不是“供需“这么简单
从晶圆产能、FPGA测试瓶颈到AI算力吞金，带你拆解内存涨价的技术+商业双重逻辑上周给测试板换DDR3缓存，采购同事甩过来的报价单差点让我把FPGA测试脚本删了：才半个月，单颗DDR3颗粒涨了22%。一开始我以为又是供应链老套路——无非是某个港口堵了、某条生产线炸了这种"传统艺能"。结果查了3天晶圆厂稼动率、原厂测试良率报告、AI厂商的抢单数据才发现：这次涨价的水，比调AXI总线时序约束还深。
2026-02-10 15:52:22
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原创 DO‑254 物理测试到底在“测什么”？
物理测试到底在“测什么”？一次把概念讲透“我们已经做了板级测试，也在 FPGA 上跑过程序了， 这还不算物理测试吗？如果你在 DO‑254 项目里问过、或被问过这句话，那么这一篇文章，就是写给你的。一、先给结论：DO‑254 物理测试 ≠ 板级测试在 DO‑254 语境下，“物理测试”是一个有明确技术边界的概念。
2026-02-10 15:32:45
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原创 仿真为什么抓不到 CDC？
工程验证到底该信谁？如果你做过多时钟系统，一定有过这种困惑：功能仿真跑得很干净回归测试覆盖也不低比如：某个状态机偶尔卡死ready / valid 偶尔错位系统跑久了才出问题换一块板子，现象又变了最后大家往往会陷入一个问题：仿真没抓到 CDC， 那工程验证到底该信谁？这一篇，我们把这件事彻底讲清楚。
2026-02-10 15:00:56
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原创 跨时钟域为什么这么容易出问题？
跨时钟域这件事：很难靠仿真覆盖很难靠人眼 review 穷尽一旦遗漏，往往在系统阶段才暴雷这也是为什么在真实项目中，CDC 静态检查工具几乎是多时钟设计的标配。以 VIGIL-CDC 为例，它通过静态分析的方式：自动提取设计中所有 CDC 路径判断同步方式是否真正可靠提前暴露未同步或错误同步问题在 RTL / 网表阶段形成可追溯的 CDC 结论很多工程团队最终达成的共识只有一句话：“CDC 不是靠经验保证的，而是靠流程保证的。
2026-01-28 10:25:59
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原创 重磅！！！VIGIL-Lint 数字电路代码规则检查管理平台
作为VIGIL解决方案体系中的重要一环，VIGIL-Lint致力于提升设计质量，缩短验证周期，并帮助团队建立规范、可靠的编码与设计管理流程，是ASIC和FPGA设计团队实现高质量、高效率开发的必备工具。违例管理，便于团队协作：强大的违例查看、筛选、豁免和注释功能，使代码审查和问题闭环管理变得高效透明，特别适合大型团队协作项目。规则驱动，管理规范化：通过灵活、可定制的规则策略，帮助团队统一编码风格，强制执行最佳实践，实现设计流程的标准化管理。提供从违例报告到RTL源码的直接交叉探测功能，实现快速定位与调试。
2026-01-14 09:22:26
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原创 【FPGA】正确处理设计优先级--或许能帮你节省50%的资源
幸运的是，由于所有触发器的内部结构都是相同的，一旦我们知道了它们的优先级规则，那编写符合它们工作方式的代码就很容易了。在上面的示例中，由于设计中的时钟使能信号ce的优先级高于置位信号set，这违反了定义的优先级顺序（reset>set>ce），所以综合工具只能使用多余的资源来实现这一功能，这就是为什么会多出来一个LUT的原因。可以看到，这个6输入与门的使用的资源是4输入与门的两倍。如果全局复位是异步的，则必须使用LUT来模拟局部的同步复位，这可能会以两倍的成本和更低的性能强制执行两级逻辑。
2024-08-23 09:49:42
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原创 搭建TestBench，收藏这几条基本框架就够了
Verilog功能模块HDL设计完成后，并不代表设计工作的结束，还需要对设计进行进一步的仿真验证。掌握验证的方法，即如何调试自己的程序非常重要。在RTL逻辑设计中，要学会根据硬件逻辑来写测试程序即写Testbench。Verilog测试平台是一个例化的待测（MUT）模块，重要的是给它施加激励并观测其输出。逻辑块与其对应的测试平台共同组成仿真模型，应用这个模型就可以测试该模块能否符合自己的设计要求。
2024-08-22 08:45:13
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原创 DO-254的简介及应用
DO-254，即“飞机系统中的硬件设计和实施考虑”指南，是一套全面的标准，旨在确保飞机系统中的硬件设计和实施的安全性和可靠性。DO-254的主要作用是确保飞机系统中的硬件组件的安全性和可靠性。1. 提高安全性：通过遵循严格的标准和指导方针，硬件设计人员可以减少硬件故障的可能性，并确保在发生故障时安全地检测和处理它们，从而提高飞机系统的整体安全性。提高安全性：通过遵循严格的标准和指导方针，硬件设计人员可以减少硬件故障的可能性，并确保在发生故障时安全地检测和处理它们，从而提高飞机系统的整体安全性。
2024-08-20 08:45:14
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原创 新板卡发布-复旦微带AI处理的FPGA原型验证板上市
FMQL100TAI900 主芯片，SDI 视频输入接口，HDMI OUT 视频输出接口，PCIEX4，FMC，千兆以太网接口，TF 卡，USB Uart 接口，JTAG 接口，SFP 接口，SMA，CAN 接口等，适用于 AI 推理，高速数据交换，数据处理，视频处理，以太网通信，工业控制等场景。板上主要外设芯片如 PSOC、SOC FLASH，DDR3，EMMC、以太网 PHY、USB 转串口，CAN 接口芯片全部是国产芯片，可为全国产化方案提供参考。有需要的小伙伴请添加下面群主微信，欢迎咨询！
2024-08-19 15:05:17
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原创 可编程逻辑器件适航标准-DO254 VHDL编码规范
Name Phase Title DO254_VHDL.1122 Synthesis Avoid assigning a signal multiple times in the same sequential path. 避免同一时序路径下对一个信号进行多次赋值 DO254_NETLIST.1141 Chip Do n
2024-08-19 14:55:00
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原创 记录带宽可达8GB/s的高速存储卡，也太惊艳了！
支持RAID5/6/10,读写速率最高可达10GBps，支持专门为高速实时记录而设计的自定义文件系统。该模块基于NVME固态硬盘，主要用于高速实时数据流的存储和回放，主要用于雷达、通信、电子、卫星等领域，包括高速ADC数据采样实时记录、DAC数据回放、基于光纤或者Rapid IO的高速数据记录等场景。该模块能够支持端口并发操作指令控制，数据流DMA调度管理、内建文件系统的管理、多指令多文件并发运行管理、内存缓存控制机制和硬件状态检测机制，具有丰富的调试和日志管理功能。持续稳定记录带宽 ≥8GB/s；
2024-08-16 13:28:55
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原创 超高速NVME FPGA存储卡记录
XNM-KU-M4 是一款基于KU115 的高速存储模块。该模块基于NVME固态硬盘，主要用于高速实时数据流的存储和回放，主要用于雷达、通信、电子、卫星等领域，包括高速ADC数据采样实时记录、DAC数据回放、基于光纤或者Rapid IO的高速数据记录等场景。存储板卡主要包含Xilinx公司的KU060高性能FPGA、M.2 SSD、DDR等组成。其中主控FPGA器件完成存储控制、外部接口、系统管理、文件管理等操作。
2024-08-15 13:57:03
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原创 SerDes的原理解析
首先我们要了解什么是SerDes，SerDes的应用场景又是什么呢？SerDes又有哪些常见的种类？做过FPGA的小伙伴想必都知道串口，与并行传输技术相比，串行传输技术的引脚数量少、扩展能力强、采 用点对点的连接方式，而且能提供比并行传输更高带宽，而SerDes的主要作用就是把并行数据转化成为串行数据，或者将串行数据转化为并行数据的“器件。
2024-08-15 13:36:02
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原创 探索Intel Agilex系列FPGA：创新驱动的高性能计算解决方案
2.1 FPGA的基本概念在了解Intel Agilex系列FPGA之前，让我们先回顾一下可编程逻辑器件（FPGA）的基本概念。FPGA是一种可通过编程来实现不同功能的硬件设备，它包含了可编程的逻辑和内部存储器，可以根据需要重新配置和优化。这种灵活性使得FPGA成为高性能计算领域中的重要工具。2.2 Intel Agilex系列介绍Intel Agilex系列FPGA是Intel FPGA产品组合中的最新成员。
2024-08-14 09:28:56
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原创 FPGA时序分析“打拍”
时序逻辑电路的输出不是瞬时发生的，而是需要一定的时间，这个时间就是Tco时序逻辑电路并没有真正意义上的落后一拍，落后一拍的原因是因为Tco的存在，导致在当前时钟上升沿无法采集到最新的值，而只能采集到未变化的值在仿真时，输入信号尽量用非阻塞赋值“<=”来模拟其来自寄存器的输出，这样的仿真结果更接近实际电路可以采用“#1”这种赋值方式来模拟Tco的存在，这可以在仿真时带来很大的便利。
2024-08-14 09:09:56
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原创 Verilog 基础知识- Verilog 基础语法与注意事项
如图1所示，top_module的两个输入端口连接到次级模块(mod_a)的输入端口，那如何在top_module模块模块中使用mod_a模块的功能呢？这就需要通过模块实例化，可以把top_module看成C语言中的主函数，次级模块mod_a看成普通函数，这样就可以在主函数中调用其他函数来完成相应的功能！🔹 按mod_a端口名实例化: mod_a instance2 (.in1(a), .in2(b), .out(out));模块的输入输出端口都可看出模块的信号，若不写信号类型则默认为wire类型信号！
2024-08-13 09:57:44
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转载 【FPGA】线性反馈移位寄存器（LFSR）的Verilog实现
LFSR的初始值被称为种子（Seed）。由异或门构成的LFSR的种子不能为全0，因为0与0异或永远为0，所以移位寄存器的输出永远都不会变化。同理，由同或门构成的LFSR的种子则不能为全1。LFSR中的寄存器的个数被称为LFSR的级数。一个3级的LFSR最多同时存放3bit数据。一个n级的LFSR最多只有2^n - 1个状态（因为要排除全0状态 或 全1状态），比如3级的LFSR就只有7个状态。LFSR的有些位参与反馈，有些位不参与反馈，其中参与的位被称为抽头。
2024-08-12 17:33:16
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原创 FPGA编码风格集锦
不论是Xilinx的Vivado，还是Altera的Quartus II，都为开发者提供了一系列Verilog、、VHDL、TCL、原语、XDC约束等相关的语言模板（Language Templates）。在Vivado软件中，按顺序点击Tools----Language Templates，即可打开设计模板界面。在Quartus II软件中，需要设计文件（.v文件等）的需要处点击右键，然后点击Inset Templates，即可打开模板界面。
2024-08-12 16:51:06
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原创 用于 ChatGPT 的 FPGA 加速大型语言模型
这些模型由数十亿个参数组成，需要强大的硬件和大量的计算资源来有效地训练和部署它们，正如 Nishant Thakur 在 2023 年 的 LinkedIn 文章中所讨论的那样，“ChatGPT 背后令人难以置信的处理能力和成本：构建终极 AI 聊天机器人需要什么？由于这些大型语言模型需要巨大的规模才能以最小的延迟影响执行训练和推理，因此模型的复杂性将继续增长，这将使语言理解、生成甚至预测能力不断提高，而且准确性令人难以置信。这些模型，例如 OpenAI 的 GPT，具有惊人的理解和生成语言的能力。
2023-12-13 17:11:39
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原创 【国产复旦微FMQL45教程】-Procise应用流程
（2）弹出的窗口里，设置“File Type”为“Verilog”，“File Name”为“led_procise”后点击“OK”即完成了文件的添加。（2）弹出的窗口里，设置“File Type”为“UCF”，“File Name”为“led_procise”后点击“OK”即完成了文件的添加。（4）Device Family 里选择“FMQL”，Device 选择“45”，然后点击“Next”。（5）下一步会让我们选择是否添加已有的文件到工程，我们这里不添加，直接选择“Next”。
2023-07-13 13:48:21
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原创 Vivado使用误区与进阶系列（七）用Tcl定制Vivado设计实现流程
如下左图所示，用户建立了一个 Vivado 工程后，工具会自动创建相应的.xpr 工程文件，并在工程文件所在的位置同层创建相应的几个目录，包括<prj_name>.cache <prj_name>.data <prj_name>.runs和<prj_name>.srcs等等（不同版本可能有稍许差异），分别用于存储运行工程过程中产生的数据、输出的文件和报告以及工程的输入源文件（包含约束文件）等。不同按钮对应不同的实现过程，其中在后端实现阶段，还可以用右键调出详细分步命令，指引工具具体执行实现的哪一步。
2023-07-12 09:30:10
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原创 值得收藏的FPGA硬件PCB布局小技巧（AD）
b、等长线：对时钟同步严格要求的需要布等长线，查看PCB，view->Workspace Panels->PCB->PCB，将要布的网络分成一组便于观察线长（双击All Net添加一组网络）,Tools->Interactive Lenth Tuning(快捷键TR),选择网络中一根线后Tab可以设置增加网络，然后找到网络中最长的线进行等长布线，通过这个布线 ，之前要先连接好线，给出足够空间；17、画器件原理图的时候，善用器件排列规则来画图，先放大器件，与它相关的器件放附近。
2023-07-11 13:52:14
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原创 理解FPGA的基础知识——FPGA专业术语（收藏）
PLL 是一种用来同步输入信号和输出信号频率和相位的相位同步电路，也可用来实现时钟信号的倍频（产生输入时钟整数倍频率的时钟）。FPGA 中闪存的使用方式有两种，一种是将闪存单元用作逻辑和布线记忆单元的直接型，另一种是用闪存对 SRAM 型 FPGA 进行配置的间接型。动态可重构处理器是可重构系统的一种，商品化的产品通常是将粗粒度的 PE（Processing Element，处理单元）和分散的内存模块按二次元阵列型放置，各个 PE 的指令和 PE 之间的连接可以动态地（在工作时）改变。
2023-07-10 08:59:41
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原创 FPGA入门系列12--RAM的使用1
在FPGA中， 不得不提的是存储器， 当我们做相关项目时，经常会遇到存储数据的问题，数据量过大时，我们可以将其存储在 FPGA 芯片的外设存储器上，比如 sdram、 ddr sdram、 ddr3 sdram 等， 然而访问外设存储器相对比较麻烦，因此当数据量较小时，我们可以直接使用 FPGA 芯片内部自带的 ram 的 IP核。根据图 12 所示来选择所需的 ram 数据的位宽和深度， 此处的数据位宽和深度都不是无限的，而是要根据芯片内部的资源来定的。点击Next，最后点击Finish完成。
2023-07-04 14:52:46
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原创 高速ADC的电源设计
在电源噪声非常明显的情况下，有些类型(如共源极)可能并不是十分合适，因为电源是通过阻性元件偏置的，而该阻性元件后来又连接到输出级，如图3和图4所示。最终，随着通道数量增加，系统的噪底降低，系统将变得更敏感，对电源的设计约束条件也更严格。虽然调节器的噪声(31.6 nv/√Hz)是转换器的两倍以上，但转换器有60 dB的PSRR，它会将开关调节器的噪声抑制到31.6 pV/√Hz (31.6 nV/√Hz × 1 mV/V)。记住，工艺也在不断变小，随着工艺的变小，可用带宽就会增加，可用速率也会提升。
2023-06-29 10:00:07
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原创 FPGA的软核、硬核、固核
固核则是软核和硬核的折衷。核（CORE）是一个数字系统的核心，负责整个系统的内存调度，中断管理，算术逻辑运算等，如同整个系统的大脑，是由物理电气实现逻辑功能的关键。尽管复杂，但不可忽略的是，核同其他数字器件一样，也是一个典型的逻辑器件（准确的说是时序逻辑），也由逻辑门、触发器构成，那么也就可以由硬件描述语言来描述。既然核可以由HDL来描述，那么对于每一个特定功能和性能（即逻辑的时序和功能特定）的核而言，必有一组HDL描述等价于它，而具体的器件信号、封装等，只不过是这组HDL依赖具体工艺的一种物理实现罢了。
2023-06-28 10:44:30
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原创 【国产FPGA应用】紫光Pango Design联合 Modelsim 仿真方法
Modelsim 是 FPGA 开发中重要的 EDA 设计仿真工具，主要用于验证数字电路设计是否正确。我们经常用Xilinx的ISE或者Vivado与Modelsim进行联合仿真，其实国产FPGA开发工具也可以与Modelsim进行联合仿真，对于设计比较复杂的应用还是非常方便的，联合仿真的应用思路是一样的。
2023-06-27 08:42:24
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原创 以太网通信的回环测试
RTL8211Dx，RTL8211E(G)，RTL8211Fx 芯片只支持 PCS loopback 模式，类似前述 KSZ9031 芯片的本地 (数字) 回环模式，通过配置 Basic Mode Control 寄存器的 bit14 开启。线回环模式主要用于测试 MDI 接口的工作情况，在这种模式下，PHY PCS 层可以配置为三态输出，也可以驱动 RGMII RXD 端。对于外回环模式，MAC 向 PHY 发送的数据包经过 RJ45 连接器，重新发回 PHY，然后进入 MAC 端。
2023-06-25 09:37:28
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原创 傻瓜式教程--基于FPGA的CYUSB3014双向通信
CYUSB3014是赛普拉斯在近几年推出的新一代USB3.0的外设控制器，可以解决USB2.0带宽限制，或者单独开发USB协议和驱动的难题。赛普拉斯将CYUSB3014简称为EZ-USB FX3，具有高度的灵活特性，开发人员只需要下载FX3的固件库，就能使用USB3.0的功能。目前在一些电子产品中，使用主控器加PHY芯片最流行的方式是用FPGA+FX3这种搭配来实现USB3.0接口的。
2023-06-21 10:48:04
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原创 SerDes的原理解析
这种算法使得被传输信号过渡过程的上冲和下冲减小，传输的数据趋于直流平衡，使信号对传输线的电磁干扰减少，提高信号传输的速度和可靠性。光SerDes解串器采用时间交错的多路复用技术来进行并行 串行光信号的直接转换，同时电SerDes的缺失极大地降低了数据传输通道中的功耗，以一个工作在 20个数据速率为2GHz的并行数字路径和1个40GHz串行光通道之间的光SerDes收发器为例，其功 耗仅为13.5pJ/b左右，要远远低于同类型电SerDes的静态功耗。然后，用探针测定示波器的差动，会得到图2这样的信号波形。
2023-06-20 09:29:01
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原创 【国产复旦微FMQL45教程】-小试牛刀之LED
（8）编写一段“led.v”逻辑代码，这里定义了一个 32 位的寄存器 timer，用于循环计数 0~499999999（1 秒），计数到 499999999 的时候，timer 变 0，并翻转 8 个LED 灯。对于纯 PL 设计，我们的 FMQL45 和 Zynq7045 是管脚全兼容，所以可以直接使用 Vivado 进行逻辑开发，对于简单的逻辑也可以使用 Procise 开发，但是如果要大量使用 IPcore，推荐使用 Vivado。这里需要用户自己衡量，这里我们就按照默认的，直接点击“OK”。
2023-06-12 09:46:55
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原创 FPGA量子类比机制-FPQA，将在量子运算设计中引发一场新的革命
动态改变量子位元位置的能力，可灵活地将问题映射为量子位元的物理排列，它可以帮助设计师借助量子位元的几何排列来更有效地进行编码，从而用更少的资源来解决问题。它还可以最佳化动态问题，例如，人们可以动态地解决自主机器人即时变化的路径问题，这在导致事故的条件发生变化时能够及时更新量子位元的位置，即便是需要采用根本不属于最初预定的路径时也应如此。在许多静态设计中，如果彼此相距较远的量子位元需要相互作用，则解决方案是执行一系列「量子位元交换」(qubit swaps)，使目标量子位元中携带的资讯靠得更近。
2023-06-08 17:44:46
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原创 国产易灵思FPGA的FIFO应用详解
FIFO 存储器主要是作用为缓存，应用在同步时钟系统和异步时钟系统中，在很多的设计中都会使用如：多比特数据做跨时钟域的转换、前后带宽不同步等都用到了异步FIFO，示意图如下。与 ROM 或 RAM 的按地址读写方式不同， FIFO 的读写遵循“先进先出”的原则，即数据按顺序写入 FIFO，先被写入的数据同样在读取的时候先被读出，所以 FIFO存储器没有地址线。易灵思fpga的FIFO使用没有什么特殊需要注意的事项，也是可视化界面，根据界面的定义即可正常设置，生成FIFO.下面详细介绍FIFO生成的步骤。
2023-05-25 15:04:13
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