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RSS订阅原创 【FPGA】正确处理设计优先级--或许能帮你节省50%的资源
幸运的是，由于所有触发器的内部结构都是相同的，一旦我们知道了它们的优先级规则，那编写符合它们工作方式的代码就很容易了。在上面的示例中，由于设计中的时钟使能信号ce的优先级高于置位信号set，这违反了定义的优先级顺序（reset>set>ce），所以综合工具只能使用多余的资源来实现这一功能，这就是为什么会多出来一个LUT的原因。可以看到，这个6输入与门的使用的资源是4输入与门的两倍。如果全局复位是异步的，则必须使用LUT来模拟局部的同步复位，这可能会以两倍的成本和更低的性能强制执行两级逻辑。
2024-08-23 09:49:42
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原创 搭建TestBench，收藏这几条基本框架就够了
Verilog功能模块HDL设计完成后，并不代表设计工作的结束，还需要对设计进行进一步的仿真验证。掌握验证的方法，即如何调试自己的程序非常重要。在RTL逻辑设计中，要学会根据硬件逻辑来写测试程序即写Testbench。Verilog测试平台是一个例化的待测（MUT）模块，重要的是给它施加激励并观测其输出。逻辑块与其对应的测试平台共同组成仿真模型，应用这个模型就可以测试该模块能否符合自己的设计要求。
2024-08-22 08:45:13
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原创 DO-254的简介及应用
DO-254，即“飞机系统中的硬件设计和实施考虑”指南，是一套全面的标准，旨在确保飞机系统中的硬件设计和实施的安全性和可靠性。DO-254的主要作用是确保飞机系统中的硬件组件的安全性和可靠性。1. 提高安全性：通过遵循严格的标准和指导方针，硬件设计人员可以减少硬件故障的可能性，并确保在发生故障时安全地检测和处理它们，从而提高飞机系统的整体安全性。提高安全性：通过遵循严格的标准和指导方针，硬件设计人员可以减少硬件故障的可能性，并确保在发生故障时安全地检测和处理它们，从而提高飞机系统的整体安全性。
2024-08-20 08:45:14
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原创 新板卡发布-复旦微带AI处理的FPGA原型验证板上市
FMQL100TAI900 主芯片，SDI 视频输入接口，HDMI OUT 视频输出接口，PCIEX4，FMC，千兆以太网接口，TF 卡，USB Uart 接口，JTAG 接口，SFP 接口，SMA，CAN 接口等，适用于 AI 推理，高速数据交换，数据处理，视频处理，以太网通信，工业控制等场景。板上主要外设芯片如 PSOC、SOC FLASH，DDR3，EMMC、以太网 PHY、USB 转串口，CAN 接口芯片全部是国产芯片，可为全国产化方案提供参考。有需要的小伙伴请添加下面群主微信，欢迎咨询！
2024-08-19 15:05:17
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原创 可编程逻辑器件适航标准-DO254 VHDL编码规范
Name Phase Title DO254_VHDL.1122 Synthesis Avoid assigning a signal multiple times in the same sequential path. 避免同一时序路径下对一个信号进行多次赋值 DO254_NETLIST.1141 Chip Do n
2024-08-19 14:55:00
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原创 记录带宽可达8GB/s的高速存储卡，也太惊艳了！
支持RAID5/6/10,读写速率最高可达10GBps，支持专门为高速实时记录而设计的自定义文件系统。该模块基于NVME固态硬盘，主要用于高速实时数据流的存储和回放，主要用于雷达、通信、电子、卫星等领域，包括高速ADC数据采样实时记录、DAC数据回放、基于光纤或者Rapid IO的高速数据记录等场景。该模块能够支持端口并发操作指令控制，数据流DMA调度管理、内建文件系统的管理、多指令多文件并发运行管理、内存缓存控制机制和硬件状态检测机制，具有丰富的调试和日志管理功能。持续稳定记录带宽 ≥8GB/s；
2024-08-16 13:28:55
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原创 超高速NVME FPGA存储卡记录
XNM-KU-M4 是一款基于KU115 的高速存储模块。该模块基于NVME固态硬盘，主要用于高速实时数据流的存储和回放，主要用于雷达、通信、电子、卫星等领域，包括高速ADC数据采样实时记录、DAC数据回放、基于光纤或者Rapid IO的高速数据记录等场景。存储板卡主要包含Xilinx公司的KU060高性能FPGA、M.2 SSD、DDR等组成。其中主控FPGA器件完成存储控制、外部接口、系统管理、文件管理等操作。
2024-08-15 13:57:03
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原创 SerDes的原理解析
首先我们要了解什么是SerDes，SerDes的应用场景又是什么呢？SerDes又有哪些常见的种类？做过FPGA的小伙伴想必都知道串口，与并行传输技术相比，串行传输技术的引脚数量少、扩展能力强、采 用点对点的连接方式，而且能提供比并行传输更高带宽，而SerDes的主要作用就是把并行数据转化成为串行数据，或者将串行数据转化为并行数据的“器件。
2024-08-15 13:36:02
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原创 探索Intel Agilex系列FPGA：创新驱动的高性能计算解决方案
2.1 FPGA的基本概念在了解Intel Agilex系列FPGA之前，让我们先回顾一下可编程逻辑器件（FPGA）的基本概念。FPGA是一种可通过编程来实现不同功能的硬件设备，它包含了可编程的逻辑和内部存储器，可以根据需要重新配置和优化。这种灵活性使得FPGA成为高性能计算领域中的重要工具。2.2 Intel Agilex系列介绍Intel Agilex系列FPGA是Intel FPGA产品组合中的最新成员。
2024-08-14 09:28:56
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原创 FPGA时序分析“打拍”
时序逻辑电路的输出不是瞬时发生的，而是需要一定的时间，这个时间就是Tco时序逻辑电路并没有真正意义上的落后一拍，落后一拍的原因是因为Tco的存在，导致在当前时钟上升沿无法采集到最新的值，而只能采集到未变化的值在仿真时，输入信号尽量用非阻塞赋值“<=”来模拟其来自寄存器的输出，这样的仿真结果更接近实际电路可以采用“#1”这种赋值方式来模拟Tco的存在，这可以在仿真时带来很大的便利。
2024-08-14 09:09:56
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原创 Verilog 基础知识- Verilog 基础语法与注意事项
如图1所示，top_module的两个输入端口连接到次级模块(mod_a)的输入端口，那如何在top_module模块模块中使用mod_a模块的功能呢？这就需要通过模块实例化，可以把top_module看成C语言中的主函数，次级模块mod_a看成普通函数，这样就可以在主函数中调用其他函数来完成相应的功能！🔹 按mod_a端口名实例化: mod_a instance2 (.in1(a), .in2(b), .out(out));模块的输入输出端口都可看出模块的信号，若不写信号类型则默认为wire类型信号！
2024-08-13 09:57:44
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转载 【FPGA】线性反馈移位寄存器（LFSR）的Verilog实现
LFSR的初始值被称为种子（Seed）。由异或门构成的LFSR的种子不能为全0，因为0与0异或永远为0，所以移位寄存器的输出永远都不会变化。同理，由同或门构成的LFSR的种子则不能为全1。LFSR中的寄存器的个数被称为LFSR的级数。一个3级的LFSR最多同时存放3bit数据。一个n级的LFSR最多只有2^n - 1个状态（因为要排除全0状态 或 全1状态），比如3级的LFSR就只有7个状态。LFSR的有些位参与反馈，有些位不参与反馈，其中参与的位被称为抽头。
2024-08-12 17:33:16
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原创 FPGA编码风格集锦
不论是Xilinx的Vivado，还是Altera的Quartus II，都为开发者提供了一系列Verilog、、VHDL、TCL、原语、XDC约束等相关的语言模板（Language Templates）。在Vivado软件中，按顺序点击Tools----Language Templates，即可打开设计模板界面。在Quartus II软件中，需要设计文件（.v文件等）的需要处点击右键，然后点击Inset Templates，即可打开模板界面。
2024-08-12 16:51:06
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原创 用于 ChatGPT 的 FPGA 加速大型语言模型
这些模型由数十亿个参数组成，需要强大的硬件和大量的计算资源来有效地训练和部署它们，正如 Nishant Thakur 在 2023 年 的 LinkedIn 文章中所讨论的那样，“ChatGPT 背后令人难以置信的处理能力和成本：构建终极 AI 聊天机器人需要什么？由于这些大型语言模型需要巨大的规模才能以最小的延迟影响执行训练和推理，因此模型的复杂性将继续增长，这将使语言理解、生成甚至预测能力不断提高，而且准确性令人难以置信。这些模型，例如 OpenAI 的 GPT，具有惊人的理解和生成语言的能力。
2023-12-13 17:11:39
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原创 【国产复旦微FMQL45教程】-Procise应用流程
（2）弹出的窗口里，设置“File Type”为“Verilog”，“File Name”为“led_procise”后点击“OK”即完成了文件的添加。（2）弹出的窗口里，设置“File Type”为“UCF”，“File Name”为“led_procise”后点击“OK”即完成了文件的添加。（4）Device Family 里选择“FMQL”，Device 选择“45”，然后点击“Next”。（5）下一步会让我们选择是否添加已有的文件到工程，我们这里不添加，直接选择“Next”。
2023-07-13 13:48:21
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原创 Vivado使用误区与进阶系列（七）用Tcl定制Vivado设计实现流程
如下左图所示，用户建立了一个 Vivado 工程后，工具会自动创建相应的.xpr 工程文件，并在工程文件所在的位置同层创建相应的几个目录，包括<prj_name>.cache <prj_name>.data <prj_name>.runs和<prj_name>.srcs等等（不同版本可能有稍许差异），分别用于存储运行工程过程中产生的数据、输出的文件和报告以及工程的输入源文件（包含约束文件）等。不同按钮对应不同的实现过程，其中在后端实现阶段，还可以用右键调出详细分步命令，指引工具具体执行实现的哪一步。
2023-07-12 09:30:10
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原创 值得收藏的FPGA硬件PCB布局小技巧（AD）
b、等长线：对时钟同步严格要求的需要布等长线，查看PCB，view->Workspace Panels->PCB->PCB，将要布的网络分成一组便于观察线长（双击All Net添加一组网络）,Tools->Interactive Lenth Tuning(快捷键TR),选择网络中一根线后Tab可以设置增加网络，然后找到网络中最长的线进行等长布线，通过这个布线 ，之前要先连接好线，给出足够空间；17、画器件原理图的时候，善用器件排列规则来画图，先放大器件，与它相关的器件放附近。
2023-07-11 13:52:14
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原创 理解FPGA的基础知识——FPGA专业术语（收藏）
PLL 是一种用来同步输入信号和输出信号频率和相位的相位同步电路，也可用来实现时钟信号的倍频（产生输入时钟整数倍频率的时钟）。FPGA 中闪存的使用方式有两种，一种是将闪存单元用作逻辑和布线记忆单元的直接型，另一种是用闪存对 SRAM 型 FPGA 进行配置的间接型。动态可重构处理器是可重构系统的一种，商品化的产品通常是将粗粒度的 PE（Processing Element，处理单元）和分散的内存模块按二次元阵列型放置，各个 PE 的指令和 PE 之间的连接可以动态地（在工作时）改变。
2023-07-10 08:59:41
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原创 FPGA入门系列12--RAM的使用1
在FPGA中， 不得不提的是存储器， 当我们做相关项目时，经常会遇到存储数据的问题，数据量过大时，我们可以将其存储在 FPGA 芯片的外设存储器上，比如 sdram、 ddr sdram、 ddr3 sdram 等， 然而访问外设存储器相对比较麻烦，因此当数据量较小时，我们可以直接使用 FPGA 芯片内部自带的 ram 的 IP核。根据图 12 所示来选择所需的 ram 数据的位宽和深度， 此处的数据位宽和深度都不是无限的，而是要根据芯片内部的资源来定的。点击Next，最后点击Finish完成。
2023-07-04 14:52:46
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原创 高速ADC的电源设计
在电源噪声非常明显的情况下，有些类型(如共源极)可能并不是十分合适，因为电源是通过阻性元件偏置的，而该阻性元件后来又连接到输出级，如图3和图4所示。最终，随着通道数量增加，系统的噪底降低，系统将变得更敏感，对电源的设计约束条件也更严格。虽然调节器的噪声(31.6 nv/√Hz)是转换器的两倍以上，但转换器有60 dB的PSRR，它会将开关调节器的噪声抑制到31.6 pV/√Hz (31.6 nV/√Hz × 1 mV/V)。记住，工艺也在不断变小，随着工艺的变小，可用带宽就会增加，可用速率也会提升。
2023-06-29 10:00:07
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原创 FPGA的软核、硬核、固核
固核则是软核和硬核的折衷。核（CORE）是一个数字系统的核心，负责整个系统的内存调度，中断管理，算术逻辑运算等，如同整个系统的大脑，是由物理电气实现逻辑功能的关键。尽管复杂，但不可忽略的是，核同其他数字器件一样，也是一个典型的逻辑器件（准确的说是时序逻辑），也由逻辑门、触发器构成，那么也就可以由硬件描述语言来描述。既然核可以由HDL来描述，那么对于每一个特定功能和性能（即逻辑的时序和功能特定）的核而言，必有一组HDL描述等价于它，而具体的器件信号、封装等，只不过是这组HDL依赖具体工艺的一种物理实现罢了。
2023-06-28 10:44:30
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原创 【国产FPGA应用】紫光Pango Design联合 Modelsim 仿真方法
Modelsim 是 FPGA 开发中重要的 EDA 设计仿真工具，主要用于验证数字电路设计是否正确。我们经常用Xilinx的ISE或者Vivado与Modelsim进行联合仿真，其实国产FPGA开发工具也可以与Modelsim进行联合仿真，对于设计比较复杂的应用还是非常方便的，联合仿真的应用思路是一样的。
2023-06-27 08:42:24
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原创 以太网通信的回环测试
RTL8211Dx，RTL8211E(G)，RTL8211Fx 芯片只支持 PCS loopback 模式，类似前述 KSZ9031 芯片的本地 (数字) 回环模式，通过配置 Basic Mode Control 寄存器的 bit14 开启。线回环模式主要用于测试 MDI 接口的工作情况，在这种模式下，PHY PCS 层可以配置为三态输出，也可以驱动 RGMII RXD 端。对于外回环模式，MAC 向 PHY 发送的数据包经过 RJ45 连接器，重新发回 PHY，然后进入 MAC 端。
2023-06-25 09:37:28
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原创 傻瓜式教程--基于FPGA的CYUSB3014双向通信
CYUSB3014是赛普拉斯在近几年推出的新一代USB3.0的外设控制器，可以解决USB2.0带宽限制，或者单独开发USB协议和驱动的难题。赛普拉斯将CYUSB3014简称为EZ-USB FX3，具有高度的灵活特性，开发人员只需要下载FX3的固件库，就能使用USB3.0的功能。目前在一些电子产品中，使用主控器加PHY芯片最流行的方式是用FPGA+FX3这种搭配来实现USB3.0接口的。
2023-06-21 10:48:04
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原创 SerDes的原理解析
这种算法使得被传输信号过渡过程的上冲和下冲减小，传输的数据趋于直流平衡，使信号对传输线的电磁干扰减少，提高信号传输的速度和可靠性。光SerDes解串器采用时间交错的多路复用技术来进行并行 串行光信号的直接转换，同时电SerDes的缺失极大地降低了数据传输通道中的功耗，以一个工作在 20个数据速率为2GHz的并行数字路径和1个40GHz串行光通道之间的光SerDes收发器为例，其功 耗仅为13.5pJ/b左右，要远远低于同类型电SerDes的静态功耗。然后，用探针测定示波器的差动，会得到图2这样的信号波形。
2023-06-20 09:29:01
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原创 【国产复旦微FMQL45教程】-小试牛刀之LED
（8）编写一段“led.v”逻辑代码，这里定义了一个 32 位的寄存器 timer，用于循环计数 0~499999999（1 秒），计数到 499999999 的时候，timer 变 0，并翻转 8 个LED 灯。对于纯 PL 设计，我们的 FMQL45 和 Zynq7045 是管脚全兼容，所以可以直接使用 Vivado 进行逻辑开发，对于简单的逻辑也可以使用 Procise 开发，但是如果要大量使用 IPcore，推荐使用 Vivado。这里需要用户自己衡量，这里我们就按照默认的，直接点击“OK”。
2023-06-12 09:46:55
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原创 FPGA量子类比机制-FPQA，将在量子运算设计中引发一场新的革命
动态改变量子位元位置的能力，可灵活地将问题映射为量子位元的物理排列，它可以帮助设计师借助量子位元的几何排列来更有效地进行编码，从而用更少的资源来解决问题。它还可以最佳化动态问题，例如，人们可以动态地解决自主机器人即时变化的路径问题，这在导致事故的条件发生变化时能够及时更新量子位元的位置，即便是需要采用根本不属于最初预定的路径时也应如此。在许多静态设计中，如果彼此相距较远的量子位元需要相互作用，则解决方案是执行一系列「量子位元交换」(qubit swaps)，使目标量子位元中携带的资讯靠得更近。
2023-06-08 17:44:46
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原创 国产易灵思FPGA的FIFO应用详解
FIFO 存储器主要是作用为缓存，应用在同步时钟系统和异步时钟系统中，在很多的设计中都会使用如：多比特数据做跨时钟域的转换、前后带宽不同步等都用到了异步FIFO，示意图如下。与 ROM 或 RAM 的按地址读写方式不同， FIFO 的读写遵循“先进先出”的原则，即数据按顺序写入 FIFO，先被写入的数据同样在读取的时候先被读出，所以 FIFO存储器没有地址线。易灵思fpga的FIFO使用没有什么特殊需要注意的事项，也是可视化界面，根据界面的定义即可正常设置，生成FIFO.下面详细介绍FIFO生成的步骤。
2023-05-25 15:04:13
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原创 VPX通信基础理论
这样做有很明显的优势。VITA 41向后兼容的方案是使用传统的VME卡，但不使用VME总线上的J0连接器：VITA41采用VME协议的J1和J2连接器与老的VME总线卡通信。无论客户应用采用分布的、集中的，还是混合的网络拓扑结构，这种存在多种网络交换的计算平台，允许用户选择最合适的网络来满足系统需求设计。VITA 41设计为双冗余中央交换，而VITA 46允许用户设计出分布式的网状交换系统，因此不会出现由于单独路径，或者模块的失效而导致系统瘫痪的情况。在这样的速度下，标准的VME总线连接器不能工作的。
2023-05-23 17:53:10
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原创 EMC常见术语-dB、dBm、dBw以及如何计算
在高频率的电振荡中，磁电互变甚快，能量不可能全部返回原 振荡电路，于是电能、磁能随着电场与磁场的周期变化以电磁波的形式向空间传播出去，不需要介质也能向外传递能量，这就是一种辐射。无线电波的多径效应是指信号从发射端到接收端常有许多时延不同、损耗各异的传输路径，可以是直射、反射或是绕射，不同路径的相同信号在接受端叠加就会增大或减小接收信号的能量的现象。在传播路径上，无线电波遇到地形不平、高低不等的建筑物、高大的树木等障碍物的阻挡时，在阻挡物的后面，会形成电波信号场强较弱的阴影区，这个现象就叫做阴影效应。
2023-05-16 15:20:20
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原创 Xilinx 7系列FPGA内置ADC
所有的XADC模块的专用管脚都属于Bank0，所以都加上后缀_0，上图1-2表示了XADC的基本输入输出需求：上面有两种配置需求，左边使用的是Vccaux（1.8V）供电，并且使用外部的1.25V的参考源，使用外部参考源在精度和热漂移方面可以获得更好的性能，且使用一个磁珠用以隔离模拟地和数字地，以避免模拟和数字共地而把噪声带入模拟电路；涉及到XADC的使用问题还有MIG IP。这个时候最基本的一个多通道获取数据的XADC设置好了，至于设置中没有细说的地方，可以等熟练使用之后进行研究，找出最合适的使用模式。
2023-05-10 16:56:35
5078
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原创 FPGA入门系列10--按键消抖
我们知道按键被按下时 key 值为低电平（0），在抖动期间 key 既有高电平也有低电平，我们可以使用 clk 的上升沿计算 key 连续为低电平的时间，期间当检 测到 key 为高电平时，则从头开始计数，当计数超过 5~10ms 时，我们可以认定按键有被按下的时候，此时我们可以产生一个 clk 周期为高电平的标志，当该标 志位高电平认为有一次按键即可，具体波形如图 6 所示。①在开发板上完成自动售货机的实验，投币的动作通过按键实现，当按1次按键（按下到抬起算一次），算作投币1次；图 6 按键消抖波形图。
2023-05-09 17:26:58
1077
原创 FPGA入门系列13--异步串口通信
假设我们通过 PC 端发送一个 8bit 的数据到 FPGA 端，由于 FPGA 的接收总线 rxd 只有 1bit，所以需要将 PC 端发送的 8bit 数据分成 8 次发送，发送的频率称为比特率，比特率=波特率*N，其中 N 指的是数据的位宽，在此由于传输的数据位宽为 1，所以波特率和比特率相等。由图1可以看出，要实现 PC 机与 FPGA 之间的通信，FPGA 需要控制的其实也就是两条信号线：rxd 和 txd，分别为数据接收线和数据发送线。通过判断发送的数据与接收的数据是否一致来验证传输的正确性。
2023-05-06 11:38:59
1105
原创 理解FPGA的基础知识——逻辑电路
对于一个逻辑表达公式或逻辑电路，其真值表是唯一的，但其真值表对应的逻辑电路或逻辑表达式可能有多种实现形式，所以，一个特定的逻辑问题，其对应的真值表是惟一的，但实现它的逻辑电路是多种多样的。逻辑变量的取值只有两种，即逻辑0和逻辑1，0 和 1 称为逻辑常量，并不表示数量的大小，而是表示两种对立的逻辑状态，即称为逻辑0状态和逻辑1状态。如果对换逻辑表达式中的逻辑值0和1、逻辑运算“与”和“或”，对换后得到的新逻辑表达式与对换前的表达式运算顺序不变，那么新逻辑表达式就称为原逻辑表达式的对偶式。
2023-05-05 17:42:13
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原创 FPGA入门系列14--VGA
扫描从屏幕的左上方开始，从左到右，从上到下，进行扫描， 每扫完一行，电子束回到屏幕的左边下一行的起始位置，在这其间 CRT 对电子束进行消隐。很多人觉得只有HDMI接口才能进行高清信号的传输，但这是一个大家很容易进入的误区，因为通过VGA的连接同样可以显示1080P的图像，甚至分辨率可以达到更高，所以用它连接显示设备观看高清视频是没有问题的，而且虽然它是种模拟接口，但是由于VGA将视频信号分解为R、G、B三原色和HV行场信号进行传输，所以在传输中的损耗还是相当小的。在一行的最后为显示前沿（d 段）。
2023-05-04 12:11:15
1281
原创 FPGA入门系列12--RAM的使用
在FPGA中， 不得不提的是存储器， 当我们做相关项目时，经常会遇到存储数据的问题，数据量过大时，我们可以将其存储在 FPGA 芯片的外设存储器上，比如 sdram、 ddr sdram、 ddr3 sdram 等， 然而访问外设存储器相对比较麻烦，因此当数据量较小时，我们可以直接使用 FPGA 芯片内部自带的 ram 的 IP核。根据图 12 所示来选择所需的 ram 数据的位宽和深度， 此处的数据位宽和深度都不是无限的，而是要根据芯片内部的资源来定的。点击Next，最后点击Finish完成。
2023-04-27 10:33:46
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原创 FPGA入门系列5--运算符号
③第 4 行实现 a | b，此时需要将 a 和 b 都转换成二进制，a=2’b10，b=3’b011， 此 时 a 和 b 的 位 宽 不 一 样 ， 位 宽 少 的 在 高 位 补 0 ， 最 后 运 算 为 3’b010 | 3’b011 = 3’b011；②当 a=2 时，（2）中可写成 5<2&&2<9，此时此时 5<2 的结果为假（0）， 2<9 的结果为假（0），假（0）与（&）假（0）的结果为假（0），所以此时 b=0。=），关系运算符得到的结果要么为真（1）要么为假（0）。
2023-04-26 16:26:38
3670
原创 FPGA入门系列13--异步串口通信
假设我们通过 PC 端发送一个 8bit 的数据到 FPGA 端，由于 FPGA 的接收总线 rxd 只有 1bit，所以需要将 PC 端发送的 8bit 数据分成 8 次发送，发送的频率称为比特率，比特率=波特率*N，其中 N 指的是数据的位宽，在此由于传输的数据位宽为 1，所以波特率和比特率相等。UART 中的一帧数据为 10 位，空闲时均为高电平，在检测到开始位（低电平） 之后，开始采集 8 位有效数据位（低位在前），再将停止位置为高电平。通过判断发送的数据与接收的数据是否一致来验证传输的正确性。
2023-04-25 18:37:38
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原创 理解FPGA的基础知识——同步电路设计
此方法运用概率统计中时间序列分析原理和技术，利用时序系统的数据相关性，建立相应的数学模型，描述系统的时序状态，以预测未来。STA具有验证速度高的优点，但对电路结构有一定的要求：延迟分析的起点和终点必须是基于同一时钟的FF，从而可以通过累加起点和终点间的延迟来计算、验证每条路径的总延迟。FPGA逻辑单元内的D触发器（D-FF）具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，就是一种在时钟的上升沿（或下降沿）将输入信号的变化传送至输出的边沿触发器。
2023-04-24 14:29:12
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