Zeal.Zhang-优快云博客

原创一文读懂GPU 通信之PCIe

它提供了较高的带宽，适合高性能的外围设备，如现代游戏、科学、工程和机器学习应用程序中使用的。就像一个精心设计的交通系统，计算机总线确保了数据能够高效、准确地在计算机的各个部件之间流动，让整个系统运行得更加顺畅。通过控制总线发出读取指令，地址总线指定了文档在内存中的地址，然后数据总线将文档的内容从内存传输到。的设计思路，允许计算机系统中的不同总线连接起来，支持更高的数据传输速率和更复杂的系统架构。总线的设计目标是提供更高的数据传输速率和更好的系统性能，以满足日益增长的计算需求。

2024-06-12 23:53:19 2999

原创芯片后端对于芯片设计公司的重要性

总之，芯片后端设计在芯片设计流程中发挥着至关重要的作用。它不仅关系到芯片的物理实现和性能优化，还与制造工艺、成本控制和上市时间密切相关。因此，作为芯片设计公司的质量人员（后端），你需要对后端设计流程有深入的了解和掌握，以确保产品的质量和性能满足客户需求。它直接关系到芯片从设计到实际生产的转化，以及最终产品的性能、可靠性、成本和上市时间。

2024-06-12 23:33:13 1092

原创数字芯片——时钟与复位

正确指导综合工具生成期望的电路图是解决这一问题的关键，这可能涉及到使用复位专用的引脚属性标注、专门的复位控制模块或者遵循特定的编码约定，以确保复位逻辑的意图在综合和布局布线阶段不被误解。理想情况下，设计者会倾向于采用“稳定”条件下的实现方式，因为它能更有效地抑制毛刺信号的产生与传播，保持信号的干净与稳定，最终达到节能的目的。简而言之，复位同步器是实现异步复位信号与系统时钟域同步的关键，它解决了异步信号引入的不确定性问题，提高了电路的稳定性和可靠性，是设计中不可或缺的一环，尤其是在复杂的多时钟域系统设计中。

2024-06-12 00:21:20 2292 1

原创揭开FFT时域加窗的奥秘

也叫做相干功率增益，对一个信号进行加窗操作之后将会减少信号在时域上的幅值，尤其是在窗函数的左右边界，这种幅度的减小会引入幅度误差，每个窗函数的这种处理损失不太一样，如果采样的波形是非连续的，也就是采集的样本不是信号的整数倍周期，那么就需要消除这种现象，从而减小。（这样可以避免重复采样相同位置的，重复采样周期信号相同的位置点不会获得额外的信息，因此不推荐。的非线性导致的，而黑色痕迹则是因为量化周期的重复性导致的，也就是。（矩形窗）的旁瓣非常高，也就意味着，它的泄露抑制的不是很好。

2024-06-10 18:47:39 2151

原创时钟影响ADC性能不仅仅是抖动

采样量化编码的一个过程，采样保持电路受时钟控制，时钟的占空比如果存在问题就会让采样过程存在误差，也就是会影响噪底和非线性特性。的采样，而下降沿控制着信号的保持，在一个周期内才可以完成量化输出，所以必须保持时钟的占空比为。变化等各方面的影响，还是会导致时钟的占空比发生变化。由于这些原因的存在，一般的。之间的相位差使用一个鉴相器来检测，从而产生成比例的控制电压，调节每一级的延时。，但是时钟所经过的路径上存在的非理想因素，包括驱动器结构或尺寸不对称以及。的占空比下，噪声和失真性能几乎是平坦的。

2024-06-10 18:07:10 939

原创 JTAG 协议基础知识

联合测试工作组。JTAG是一种IEEE标准用来解决板级问题，开发于上个世纪80年代。今天JTAG被用来烧录、debug、探查端口。当然，最原始的使用是边界测试。边界测试：举个例子你有两个芯片，这两个芯片之间连接了很多很多的线，怎么确保这些线之间的连接是OK的呢，用JTAG，它可以控制所有IC的引脚。这叫做芯片边界测试。

2024-06-09 16:49:36 1904

原创深入浅出谈 TDR 阻抗测试

电磁波在传播中遇到不均匀介质会发生反射，与此相似，电信号在传输线中传播时，如果遇到阻抗不连续的点，也会产生发射。

2024-06-04 11:29:18 3306

原创简介 | 芯片测试

所以为了在生产后能够揪出失效或者半失效的芯片，就会在设计时加入专门的测试电路，比如模拟里面的。在逻辑上则简单一些，把芯片安装到主板上，配置好内存，外设，启动一个操作系统，然后用软件烤机测试，记录结果并比较。这里的失效反应封装工艺上产生的问题，比如芯片打线不好导致的开短路。失效的项目反映的是芯片设计的问题。可能会在芯片封装前, 先进行一部分的测试, 以排除掉一些坏掉的芯片.

2024-05-30 17:06:44 2321

原创【SoC】Boot 流程详解

当SoC芯片流片回来后，芯片本身处于一个完全未初始化的状态，此时芯片并不能正常工作，因此需要boot过程对SoC进行配置使其进入到正常工作状态。并且这一过程需要软件对硬件按照一定的顺序进行初始化和配置，以确保系统能够正常和高效的运行。以下是SoC boot可能会涉及到的流程。

2024-05-30 13:25:30 2709

原创 ADC模数转换器的简介及参数详解

ADC全称是模数转换器，一般我们把模拟信号用A来进行简写，数字信号用D来表示。是用于将模拟形式的连续信号转换为数字形式的离散信号的一类设备。今天我们主要说ADC的参数，我们把他们分成三大类来进行讲解。

2024-05-28 14:13:39 4672

原创芯片量产 | DFT工程师

DFT是（可测试性设计）的简称。是设计人员在进行系统和电路设计的同时，考虑测试的需求，通过在芯片中增加一些测试电路从而简化测试过程。是一种为达到故障检测目的所进行的辅助性设计方法，使制作完成后的芯片能达到“可控制性”和“可测试性”两个目的。DFT在项目初期规划DFT架构；在RTL级别设计测试电路；在验证阶段验证测试电路；在synthesis阶段实现测试逻辑的插入；在测试阶段提供测试向量。在架构阶段定义好DFT的架构；在设计阶段实现DFT的逻辑和验证；在后芯片阶段做好的辅助。

2024-05-15 23:39:51 661

原创时钟抖动的单位UI是什么意思？

当你需要在文本数据中搜索特定模式或者字符串时，grep是一个非常有用的工具。它在Unix和类Unix系统上广泛使用，用于从文件或者标准输入中过滤匹配某个模式的行，并将结果输出到标准输出。

2024-04-23 14:29:34 1291

原创 Verilog基本语法概述

Verilog是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。既是一种行为级（可用于电路的功能描述）描述语言又是一种结构性（可用于元器件及其之间的连接）描述语言。Verilog中的标示符可以是任意一组字母、数字、$符号和下划线符号的组合，但标示符的第一个字符必须是字母或者下划线。标示符区分大小写Verilog程序是有模块组成的，每个模块嵌套在module和endmodule声明语句中。模块是可以进行层次嵌套的每个Verilog源文件中只准有一个顶层模块。

2023-11-27 01:17:18 1120

原创 C++ map用法

map是C++中的一个标准容器，她提供了很好一对一的关系，在一些程序中建立一个map可以起到事半功倍的效果，本文为大家总结了map的一些基本简单的操作！

2023-10-24 15:52:15 236

原创 C++中vector用法总结

vector之所以被认为是一个容器，是因为它能够像容器一样存放各种类型的对象。

2023-10-24 10:30:50 829

原创详解C语言二级指针三种内存模型

二级指针相对于一级指针，显得更难，难在于指针和数组的混合，定义不同类型的二级指针，在使用的时候有着很大的区别若有如下定义这种模型为二级指针的第一种内存模型，在理解的时候应该这样理解：定义了一个指针数组（char * []），数组的每个元素都是一个地址。

2023-03-07 00:30:28 491

原创 C++虚函数操作指南

虚函数是基类中声明的成员函数，且使用者期望在派生类中将其重新定义。那么，在 C++ 中，什么是虚函数呢？在 C++ 中，通常将虚函数用于实现运行时多态，该特性由 C++ 提供，适用于面向对象编程。我们将在下文更为详细地讨论运行时多态。不论函数调用所使用的指针或引用类型如何，虚函数最为重要的工作是确保函数调用正确。虚拟函数是基类中声明的成员函数，将在派生类中重新定义。在 C++ 中，使用虚函数来实现运行时多态。

2023-03-07 00:22:13 2264