HDLBits练习总结-基本

最新推荐文章于 2025-05-05 19:30:25 发布

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文章标签：学习 fpga开发

本文链接：https://blog.youkuaiyun.com/Yinghom_Lee/article/details/123428296

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本文介绍了Verilog HDL的基础语法，包括如何表示整数和位宽定义。通过实例展示了如何使用assign语句实现逻辑门，如非门、与门、或非门和同或门。同时，讲解了使用连接运算符进行信号组合的方法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

                    
                        
                    
                    整数需要用 +/-’<base_format> <number>的形式，比如1应该写成1’b1
wire 电线是有方向的，assign out = in;成立，但assign in = out;不成立
assign w = a;
 assign x = b;
 assign y = b;
 assign z = c;
 如果我们确定每个信号的宽度，使用连接运算符等价且更短
 {w,x,y,z} = {a,b,b,c};
assign out =~in; 实现一个非门（notgate）
assign out = a&b;实现一个与门（andgate）
assign out = ~(a|b);实现一个或非门（norgate）
assign out = ~(a^b); 实现一个同或门（XNOR gate）
assign out = a^~b; 实现一个同或门（XNOR gate）

                