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RSS订阅原创 GNURadio 平台实现数字基带信号成型滤波实验
1.数字基带信号传递信息为：01010011。2.成型滤波之后的信号波形。3.恢复出来的原信号波形。
2024-10-09 20:55:02
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原创 GNURadio 平台实现拦阻干扰
先用带通滤波器截取一段噪声信号源的频谱，流图中为100khz-500khz，带宽为400kHz，再进行调制搬移到期望的信号频率上，流图中为2MHz上。
2024-10-09 19:15:59
327
原创 GNURadio 平台实现FM信号调制解调
具体可以通过audio sink 模块听音分析是否解调准确。红色是已调制的FM信号，蓝色是调制信号波形。一、FM 信号调制信号流图。二、FM 信号解调信号流图。
2024-10-09 00:52:30
910
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原创 GNURadio 平台实现SSB信号调制解调
一、SSB 信号调制解调原理1.SSB调制原理DSB信号虽然相比AM信号节约了功率利用率，但是信号带宽与AM信号一样，是基带信号最大频率的2倍。DSB信号上下边带信号完全一样，传递信息一样，只需要留下一半就可以了，也就是得到了SSB信号。SSB信号的实现方法有两种方式：一是滤波法，就是在实现DSB信号之后，采用低通滤波器或者高通滤波器，留下一半信号频谱进行传输。这种放室内实现较简单，本文不在介绍。第二种方式是移相法，具体实现方式由三角函数和希尔伯特变换实现。
2024-10-09 00:17:18
698
原创 GNURadio 平台实现DSB信号调制解调实验
由于AM 信号载波信号占用很大的能量，但是不携带信息，不传递信息，直接去掉载波信号就得到了DSB信号。可见 DSB 信号与 AM 信号的不同之处是， DSB 信号频谱中没有载波分量，DSB 信号带宽与AM信号带宽一致。DSB信号解调方式采用相干解调方式，即接收端信号乘以同频同相的载波信号，然后进行低通滤波即可实现。2.DSB解调信号流图。1.DSB调制流程图。
2024-10-08 23:13:03
514
原创 星历数据下载
网址：CelesTrak下载GPS导航卫星，RINEX星历，网址：ftp://igs.gnsswhu.cn/pub/gps/data/daily/2021/brdc/参考：GPS/BDS/Galileo/Glonass卫星导航系统RINEX/TLE星历下载教程_冀保清的博客-优快云博客_rinex下载
2022-05-22 15:56:29
2012
原创 基于GNU Radio 无线电平台实现各种常规通信信号的模拟，可以结合ad9361、USRP、HackRFone等SDR平台实现发射和接收实验
一、GNU Radio 介绍GNU Radio是一个用来帮助无线通信开发者设计、搭建和实现无线通信系统的框架和工具。GNU Radio具有高度模块化、基于流程图的特点，针对复杂的信号处理应用场景，提供了丰富全面的处理模块。个人理解就是GNU Radio软件无线电开发平台和大家熟悉的MATLAB中的simulink相似，也是通过模块搭建信号流图，可以分析信号的波形图、频谱图、星座图、瀑布图等，当然搭建好信号仿真模拟流程图之后（.GRC 文件），可以结合软件无电线硬件平台进行发射和接收测试。此外，对于平
2021-12-21 15:16:50
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原创 generate if verilog 基本用法
generate_if则是根据模块的参数（必须是常量）作为条件判断，来产生满足条件的电路。相当于判断语句。原语： generate if (<condition>) begin: <label_1> <code>; end else if (<condition>) begin: <label_2> <code>; end else begin: <
2021-11-23 10:06:40
10511
原创 function & task的使用
function 的标准写法： function [<lower>:<upper>] <output_name> ; input <name>; begin <statements> end endfunction // Example of a function declaration: function [9:0] gray_encode; i
2021-11-13 10:55:01
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原创 ADRV9009和ZCU102开机测试
参考链接：https://wiki.analog.com/resources/eval/user-guides/adrv9009/quickstart/zynqmp一、制作SD卡启动文件参考链接：https://wiki.analog.com/resources/tools-software/linux-software/zynq_images1.下载最新版的zip文件（里面包含boot.bin image等文件），要求网速比较快，不然很难下载成功。2.下载7—zip解压包，并安装，..
2021-11-04 09:16:08
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原创 ADRV9009 项目系统架构——手册介绍
一、9009介绍ADRV9009 是一款双通道 RF 发送器和接收器，带有一个观察接收器。 工作频率范围为 75 MHz 至 6 GHz 。该器件在其发射器上支持高达 450 MHz 的合成带宽。该设备的接收器部分既可以作为支持高达 200 MHz 带宽的双通道接收器运行，也可以作为支持高达 450 MHz 带宽的单通道观测接收器运行。接收器部分在时分双工 (TDD) 操作中在单通道和双通道模式之间切换，在接收器时隙期间使用双通道接收器模式，在收发器时隙中使用单通道观测接收器。单通道观测接收器可以选择
2021-11-03 21:34:00
14751
1
原创 ADRV9009 与 zcu102搭建ADI的no os项目
1.2.3.# Additional required source files:#ifdef ALTERA_PLATFORM cp ../../../include/axi_io.h devices/adi_hal/ cp ../../../include/error.h devices/adi_hal/ cp ../../../include/spi.h devices/adi_hal/ cp .....
2021-11-03 20:54:40
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原创 HDLBits 系列（11）——Verification: Reading Simulations && Verification: Writing Testbenches
4. Verification: Reading Simulations4.1 Finding bugs in code1. MuxThis 8-bit wide 2-to-1 multiplexer doesn't work. Fix the bug(s).module top_module ( input sel, input [7:0] a, input [7:0] b, output[7:0] out ); assign out = se
2021-09-11 12:55:34
1124
原创 HDLBits 系列（10）——Building Larger Circuits
3.2Sequential Logic3.2.6 Building Larger Circuits4-bit shift register and down counter3. FSM: Sequence 1101 recognizer 4.FSM: Enable shift register 5.FSM: The complete FSM 6.The complete timer 7.FSM: One-hot logic equations
2021-09-11 10:16:15
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原创 HDLBits 系列（9）——Sequential Logic（Finite State Machines（二））
目录3.2 Sequential Logic3.2.5 Finite State Machines21.Q8: Design a Mealy FSM22.Q5a: Serial two's complementer (Moore FSM)23. Q5b: Serial two's complementer (Mealy FSM)24. Q3a: FSM25. Q3b: FSM26. Q3c: FSM logic27.Q6b: FSM next-state lo...
2021-09-10 14:22:56
2290
原创 HDLBits 系列（8）——Sequential Logic（Finite State Machines（一））
目录3.2 Sequential Logic3.2.5 Finite State Machines1.Simple FSM 1 (asynchronous reset)2.Simple FSM 1 (synchronous reset)3.Simple FSM 2 (asynchronous reset)4.Simple FSM 2 (synchronous reset)5.Simple state transitions 36.Simple one-hot st...
2021-09-09 22:54:28
1584
原创 HDLBits 系列（7）——Sequential Logic（Counters、Shift Registers、More Circuits）
3.2 Sequential Logic3.2.2 Counters1.Four-bit binary countermodule top_module ( input clk, input reset, // Synchronous active-high reset output reg [3:0] q); always @(posedge clk)begin if(reset)begin ...
2021-09-09 12:34:41
4466
原创 HDLBits 系列（6）——Sequential Logic（Latches and Flip-Flops）
目录3.2 Sequential Logic3.2.1 Latches and Flip-Flops1.D flip-flop2.D flip-flops3.DFF with reset4.DFF with reset value5.DFF with asynchronous reset6.DFF with byte enable7.D Latch8.DFF9.DFF10.DFF+gate11.Mux and DFF12.M...
2021-09-08 19:14:54
2161
原创 HDLBits 系列（5）——Combinational Logic（Multiplexers、Arithmetic Circuits、 Karnaugh Map to Circuit）
目录3.Circuits3.1 Combinational Logic3.1.2 Multiplexers1.2-to-1 multiplexer2.2-to-1 bus multiplexer3.9-to-1 multiplexer4.256-to-1 multiplexer5.256-to-1 4-bit multiplexer3.1.3 Arithmetic Circuits1.Half adder2.Full adder3.3-bi...
2021-09-08 12:27:41
988
原创 HDLBits 系列（4）——Combinational Logic（Basic Gates）
目录3.Circuits3.1 Combinational Logic3.1.1 Basic Gates1.Wire2.GND3.NOR4.Another gate5.Two gates6.More logic gates7.7420 chip8.Truth tables9.Two-bit equality10.Simple circuit A11.Simple circuit B12.Combine circuits A and B13.Ri
2021-09-08 10:49:46
1200
原创 HDLBits 系列（3）——Verilog Language（More Verilog Features）
目录2.5 More Verilog Features1.Conditional ternary operator2.Reduction operators3.Reduction: Even wider gates4.Combinational for-loop: Vector reversal 25.Combinational for-loop: 255-bit population count6.Generate for-loop: 100-bit binary adde..
2021-09-08 02:25:16
567
原创 HDLBits 系列（2）——Verilog Language（Modules: Hierarchy、Procedures）
目录2.Verilog Language2.3 Modules: Hierarchy1.Modules2.Connecting ports by position3.Connecting ports by name4.Three modules5.Modules and vectors6.Adder 17.Adder 28.Carry-select adder9.Adder-subtractor2.4 Procedures1.Always blocks .
2021-09-08 02:07:31
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原创 HDLBits 练习记录
HDLBits 网站主要为练习Verilog 语言的使用和基本逻辑电路的设计。网站提供了在线编程环境，用户根据题目编写代码之后，直接可以运行仿真验证，观察时序，检查自己设计是否正确，对于初学者有一定的训练效果。网址：https://hdlbits.01xz.net/wiki/Main_Page主要分这几个主题： 这6个主题之下又可以分几个小节构成，每个小节针对一个知识内容进行针对性训练。如下图所示。 博主近期进行了verilog编...
2021-09-07 23:59:13
474
原创 HDLBits 系列（1）——Getting Started
目录本篇文章主要包含以下问题的解析，这部分是最基本的，不作解读。1.Getting Started1.1 Step one 赋值输出11.2Zero 赋值输出02.Verilog Language——Problems that focus on introducing Verilog language syntax and features.2.1Basics 1.Create a module with one input and one output t...
2021-09-07 23:51:48
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原创 DDS技术原理
直接数字合成技术（Direct DigitalSynthesizer，DDS）诞生于20世纪70年代，该技术融合数字信号处理理论和方法，从相位的角度进行数字化处理以获得所需要的正余弦波[9]。同传统的频率合成技术相比，不仅频率精度高，频率切换速度快，相位噪声好，最重要的是可以生成任意波形，输出信号的输出的频宽可以达到DDS参考时钟的二分之一...
2021-06-17 08:15:28
3621
原创 xilinx DDS ip 核测试使用
参考博客：数字信号处理（一）：Xilinx Vivado DDS IP核设计实例DDS ip 0设置方法，其他默认设置。DDS 1 设置情况，其他默认设置。频率控制字：主程序：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // C..
2021-01-13 16:07:57
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原创 python 学习资源
Python新手100天学习计划-github标星过百https://github.com/jackfrued/Python-100-Days学习Python的11个顶级Github库https://www.cnblogs.com/Horizon-asd/p/14223281.html
2021-01-07 09:58:40
132
1
原创 ad9361结合ZYNQ平台使用matlab开发官方白皮书
下载网址：xilinxzynqbasedradio_ug matlab 的开发使用指导书https://download.youkuaiyun.com/download/weixin_37728585/12438749主要参考的技术博客：https://blog.youkuaiyun.com/graduation201209/article/details/80235563ADI官方提供的源码AD9361+ZC706 利用TCL构建Vivado工程,利用no-OS-master搭建SDK工程...
2020-11-28 21:34:35
2754
原创 有关ADRV9009的博客资料
1.ADRV9009的开发平台vivado与验证平台搭建https://blog.youkuaiyun.com/weixin_29905597/article/details/104245897?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522160656583619725222433594%2522%252C%2522scm%2522%253A%252220140713.130102334..%2522%257D&request_id=160
2020-11-28 21:11:47
3482
原创 小m伪随机序列 matlab -
不同周期m序列（伪随机序列）的matlab详细生成方法https://blog.youkuaiyun.com/weixin_39833030/article/details/99718054?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522158799201619725247665468%2522%252C%2522scm%2522%253A...
2020-04-27 21:52:17
671
转载 verilog 串口接收多个字节数据
原文地址：verilog串口接收多个数据进行处理的实现方法https://blog.youkuaiyun.com/deng_d1/article/details/51491325关于使用串口接收多个数据进行处理的问题，目前网上存在的关于verilog串口通信的资料都是属于讲解对于使用串口实现单个字符的接收与发送。而往往在使用串口进行通信时，接数据端都需要通过串口来接收很多数据，然后当所有数据都接收完或...
2020-04-19 16:59:10
5050
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原创 verilog 串口收发数据 UART
功能：串口回环测试；8位数据位，1位停止，无校验。参考：正点原子FPGA教程top程序：module uart_top( input sys_clk, input sys_rst, input uart_rx, //接收端口 output uart_tx //发送端口);//parameter defineparameter CLK_FREQ=32...
2020-04-19 16:28:32
2356
GNURadio实现的QPSK信号调制.grc工程
2024-10-10
GNURadio实现的4FSk信号调制.grc工程
2024-10-10
复杂环境下的雷达信号分选技术研究
2024-10-09
GNURadio实现的SSB调制解调.grc工程
2024-10-09
基于GNURadio实现的DSB调制解调.grc工程
2024-10-09
GUNRadio实现的AM调制解调.GRC工程
2024-10-09
MATLAB2018B 软件无线电硬件支持包
2024-10-09
GNURadio3.7.11版本软件无线电软件安装包（window平台）
2024-10-09
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