时序逻辑中的 亚稳态问题

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于 2022-04-07 13:50:41 首次发布

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亚稳态问是时序电路中寄存器的信号传输问题，也是老生常谈。

1. 亚稳态定义

对于一个寄存器来说，需要posedge clk采样D端的信号嘛，采样之后还需要寄存器将D端的信号驱动到Q端嘛。

为了保证采样和驱动的稳定，就需要在posedge clk之前D端信号就得稳定了，并且要一直稳定到Q端被正确驱动之后。

所以有了以下两个寄存器特性

● 建立时间 T s e t u p T_{setup} Tset

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