一文带你深入理解电路中的亚稳态现象与跨时钟域信号处理

前言

亚稳态是一种现象，可以导致数字设备（包括FPGA）出现系统故障。当一个信号在不相关或异步时钟域的电路之间传输时，亚稳态现象较容易出现。本文描述了亚稳性，解释了为什么会出现这种现象，并讨论了它是如何导致设计失败的。由亚稳态引起的平均无故障时间（MTBF）的计算表明设计者是否应该减少此类失败机会的步骤。

亚稳态

数字设备（如FPGA）中的所有寄存器都定义了信号时序要求，允许每个寄存器在其输入端正确捕获数据并产生输出信号。为确保可靠运行，寄存器的输入必须在时钟边沿之前的最短时间（寄存器的建立时间$t_{SU}$）内保持稳定，并且在时钟边沿之后的最短时间（寄存器保持时间$t_H$）内保持稳定。寄存器的输出在指定的输出延迟（$t_{CO}$）后可用).

如果数据信号转换违反了寄存器的$t_{SU}$