Verdvana-优快云博客

原创 Quartus Prime 17.0及以上版本编译之后无法打开PLL MegaWizard的解决办法

1.出现的问题        在Quartus Prime 17.0及以上版本中，使用PLL并且编译之后无法再次打开PLL MegaWizard进行PLL参数的修改。        IP Component中能看到PLL，但是打开就是PLL.v的源文件，只能修改一下频率。没法再打开GUI修改界面。2.解决方法...

2019-03-18 09:34:36 3785

原创固化JIC文件后无法在AS模式下下载程序的解决办法

1.出现的问题        使用DE1-SoC开发时，在某次固化JIC文件到EPCQ后发现无法再次下载SOF或JIC文件。下载时Programmer会显示（Failed），并且无法“Auto Detect”,提示“unable to scan device chain，hardware is not connect”。如图：  &nbs...

2019-03-08 08:49:56 2883

原创基于FPGA的并行排序算法

1.前言&nbsp; &nbsp; &nbsp; &nbsp; 并行排序法的总体思路就是，把每个数都跟其他数比较一下，大于则得一分，然后根据分数大小将输入的数排序。相较于其他排序法，并行排序只需四个周期就能给他排出来，不过会占用很多资源，用面积换速度。&nbsp; &nbsp; &nbsp; &nbsp; 八个16位数据并行排序RTL图如下：&nbsp;

2019-02-02 23:11:39 3185 7

原创在Quartus Prime 17.1以上版本中添加Frame Reader IP核

1.前言&nbsp; &nbsp; &nbsp; &nbsp; 想在硬核上挂载一块VGA协议的TFT屏幕（5寸800*480），需要在Platform Designer中添加图像帧缓存读取控制器（Frame Reader）和VGA控制器（Clocked Video Output Intel FPGA IP）的IP核。但是17.1版本之后图像帧缓存读取控制器被整合到Frame Buffer Ⅱ (...

2019-01-16 13:02:09 5525 4

原创自定义数码管IP核，并让NiosⅡ SBT for Eclipse自动抓取驱动文件

1.前言&nbsp; &nbsp; &nbsp; &nbsp; 在Platform Designer（原Qsys）中创建自定义六位七段独立数码管IP核并让NiosⅡ SBT for Eclipse自动抓取驱动文件。开发环境：Quartus Prime Standard Edition 18.1系统版本：Windows 10 Pro x64 18092.框架&nbsp; &nbsp;...

2019-01-16 12:56:46 1537

原创为SoC-FPGA添加TFT显示屏和USB键盘

1.前言&amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; 手里有一块DE1-SoC开发板（导致我吃了八百个月的土），按照友晶的培训手册和小梅哥的《基于Cyclone V SoC FPGA的嵌入式系统设计教程》初步搭建起了SoC-FPGA平台，并且在上面跑了一些简单的例程。&amp;amp;nbsp; &amp;amp;nbsp; &amp

2019-01-16 12:47:53 2354

Gen_TestBench.exe

TestBench生成器首次更新 2021.8.14 根据同一路径下的Verilog/System Verilog文件生成相对应的TestBench；自定义时钟频率；适应不同编辑器；限制：只能生成单个文件的TestBench，且要在同一目录下；时钟信号必须包含“clock”或“clk”，大小写不限；复位信号必须包含“reset”或“rst”，大小写不限；后缀为“_n”的复位信号会被识别为低电平有效，否则默认高电平有效；目前只支持端口声明在端口列表里的设计文件。

2021-08-14