FPGA开发实验：Load和Store指令设计实验

概述：
本实验旨在设计和实现FPGA上的Load和Store指令，这两个指令在计算机体系结构中起着重要的作用。通过设计和实现这些指令，我们可以实现数据在FPGA中的读取和存储操作，从而实现更复杂的计算和数据处理任务。

设计思路：
在FPGA开发中，我们可以使用硬件描述语言（HDL）如Verilog或VHDL来实现指令的设计。以下是一个简单的示例，展示了如何设计并实现Load和Store指令。

1. 设计Load指令：
   Load指令用于从存储器中加载数据到寄存器中。下面是一个基本的Load指令的Verilog代码示例：

module Load(
  input wire [7:0] address,
  output wire [7:0] data_out,
  input wire load_enable,
  input wire clk,
  input wire rst
);

  reg [7:0] memory [0:255];

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      data_out <= 8'b0;
    end else if (load_enable) begin
      data_out <= memory[address];
    end
  end

endmodule

在这个示例中，我们定义了一个8位的存储器数组memory，它可以存储256个字节的数据。当load_enable<