HDLBits——Module position(根据位置来例化)

Verilog模块实例化正确姿势

最新推荐文章于 2024-03-26 18:52:03 发布

原创最新推荐文章于 2024-03-26 18:52:03 发布 · 382 阅读

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#fpga/cpld #嵌入式 #verilog #电脑硬件

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本文通过对比正确与错误的Verilog代码示例，详细解析了在Verilog中进行模块实例化时常见的错误——多用了连接符'.'，强调了遵循正规法的重要性。对于初学者来说，这是一个容易忽视但至关重要的细节。

在这里插入图片描述
本题是为前一篇博文里Module的其中一种方法单独出的一道题目

正确解法如下：

module top_module ( 
    input a, 
    input b, 
    input c,
    input d,
    output out1,
    output out2
);
    mod_a instance1(out1,out2,a,b,c,d);
endmodule

错误解法如下

module top_module ( 
    input a, 
    input b, 
    input c,
    input d,
    output out1,
    output out2
);
    mod_a instance1(.out1,.out2,.a,.b,.c,.d);
endmodule