Verilog会被淘汰吗？

我希望有一天verilog真的会被一个更高效简洁的语言代替。毕竟这个语言已经是40多岁了，他似乎低效而冗杂，一个逻辑表达式有可能看半天也看不出个头绪，reg和wire必须严格区分……真的很麻烦。

但是，那又如何？

Verilog本质是对电路进行描述。

描述！描述！描述 ！重要的事情说三遍！

真实的电路是啥样，你就得准确的描述出来。

每一行代码背后实际上是逻辑在支撑，都会被综合器转换成实际电路，Verilog仅仅只是我们设计师描述这个逻辑和电路的一个工具而已，也仅此而已。藏在一个个always.和assign背后的逻辑和算法才是每个设计师的核心竞争力。答主本人就是用Verilog实现算法的工具人，有一个体会我深以为然：任何语言都只是建模的工具而已。

另一个方面，或许十年或者二十年过后某个语言会横空出世，但前提条件一定是硅基芯片出现突破性进展或者被彻底革命，语言的更新一定是在工艺突破的前提下才有条件进行。

还有一点，要明白，语言切换的成本是非常高的，而且风险更高。相比于个人担心Verilog过时而被行业淘汰，公司更担心新的语言带来未知的风险，而且设计公司的研发体系中，开发脚本和各种ip库以及各种EDA工具，都是基于Verilog的，他们的数量和规模与Verilog相比可能是几何倍数的关系，切换成本太高。

综上所述，如果Verilog会说话的话，他对这个问题应该是这个表情：

——摘自知乎，作者：狼牙土豆