clock时钟的decimation

clock:提供仿真时间

Clock模块可以在窗口中显示每一步仿真当时的仿真时间。

Display time:勾选后可以在在仿真过程中显示当前仿真时间,如果不显示,则可将其输人到工作区中。

Decimation:时间更新获取的增量,可以是任意正整数, 默认为10则表示系统将以1s、2s、3s…10s依次递增。

### ADRV9026 采样率设置与配置方法 对于ADRV9026而言,其采样率的设定和配置涉及到多个参数以及硬件连接方式的选择。具体来说,在不同的工作模式下,该器件支持多种采样速率。 #### 配置采样率的关键因素 - **内部时钟源**:为了实现特定的采样频率,首先需要确保设备拥有合适的内部或外部时钟源来驱动ADC操作。这通常通过PLL(锁相环)电路调整到所需的频率[^1]。 - **数据路径选择**:当采用Link Sharing Mode时,可以通过控制`ORx_EN`引脚的状态影响ADC Crossbar的行为,进而间接作用于最终的有效采样率上。不过需要注意的是,并不是所有的功能都会直接影响实际使用的采样速度。 #### 设置过程中的注意事项 针对具体的采样率数值: - 如果不涉及复杂的多通道共享情况,则主要关注如何利用JESD204C接口特性优化传输效率。例如,在仅使用RX通路的情况下,可以将四个lane全部分配给它以达到更高的线速,如案例中提到的245.76 MSPS对应约9.83 Gbps的数据吞吐量[^3]。 - 对于更精细的调节需求,还需考虑接收链路上各个处理模块的影响。比如经过两级抽取滤波器之后的实际输出样本数会减少,因此原始输入端应保持较高的过采样比例以便后续处理阶段有足够的灵活性进行降采样而不损失有用信息[^2]。 ```python # Python伪代码展示可能用于计算有效采样率的方法 def calculate_effective_sample_rate(input_clock, decimation_factor_1st_stage, decimation_factor_2nd_stage): """ 计算经过两次抽取后的有效采样率 参数: input_clock (float): 输入时钟频率(MHz) decimation_factor_1st_stage (int): 第一阶段抽取因子 decimation_factor_2nd_stage (int): 第二阶段抽取因子 返回: float: 经过两轮抽取后的有效采样率(MSPS) """ base_sampling_rate = input_clock / decimation_factor_1st_stage effective_sr = base_sampling_rate / decimation_factor_2nd_stage return round(effective_sr * 1e-3, 2) effective_sr_example = calculate_effective_sample_rate(307.2, 4, 2) print(f"Effective Sample Rate after two stages of decimation is {effective_sr_example} MSPS") ```
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