92，Verilog-2005标准篇：`celldefine 和`endcelldefine指令介绍

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分类专栏： Verilog-2005标准详解篇 文章标签： fpga开发
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指令 `celldefine 和 `endcelldefine 将module模块标记为单元模块。单元模块用于某些 PLI （PLI：Programming language interface）应用程序，如延迟计算。官方建议将每个 `celldefine 与 `endcelldefine 搭配使用，但并非必须。源代码中最新出现的指令会控制模块是否被标记为单元模块。在一个源代码描述中，可能会出现多对这样的指令。这些指令可以出现在源代码描述的任何地方，但建议在模块定义之外指定这些指令。`resetall指令包括`endcelldefine指令的效果。

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`celldefine 和 `endcelldefine
12-09
这两个程序指令用于将模块标记为单元模块。它们表示包含模块定义，如下例所示。`celldefinemodule FD1S3AX (D, CK, Z) ;. . . endmodule`endcelldefine　　某些PLI例程使用单元模块。   
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