16,Verilog-2005标准篇:表达式中的整数(integer)用法

整数(integer)可用作表达式的操作数。整数可以表示为:

- 无大小、无基数的整数(如 12)

- 无大小、有基数的整数(例如 'd12 , 'sd12)

- 有大小、有基数的整数(如 16'd12 , 16'sd12)

无基数指定符的负整数与有基数指定符的整数有不同的解释:

-无基数指定符的整数应解释为二进制形式的有符号值;

-带无符号基数指定的整数应解释为无符号值。

下面举例说明:

本例展示了 "-12 除以 3 "表达式的四种写法。请注意,-12 和 -'d12 的值都是相同的二进制补码模式,但在表达式中,-'d12 失去了其作为带符号负数的特性。

上述的结果小伙伴们看明白了吗?

点赞加关注博主(ID:FPGA小飞)的博文,咱们一起系统学习verilog最终标准IEEE Std 1364-2005吧!

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值