17，Verilog-2005标准篇：表达式求值短路

运算符在求值表达式时应遵循关联性规则和优先级规则，即所有运算符都应从左向右关联，并按照运算符的优先级求值，但条件运算符除外，它应从右向左关联。但是，如果表达式的最终结果可以提前确定，则不必对整个表达式进行求值，这就是所谓的表达式求值短路。

比如：

如果 regA 已知为零，则无需计算子表达式 regB | regC 即可确定表达式的结果为零。

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