应用于串行RapidIO的高速SerDes电路设计-论文笔记

最新推荐文章于 2025-03-31 21:01:37 发布

Dirby

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分类专栏：高速接口文章标签：学习

本文链接：https://blog.youkuaiyun.com/CarrieVAE/article/details/125098342

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本文介绍了应用于串行RapidIO的高速SerDes电路设计，探讨了并行传输的优缺点以及SerDes技术的优势。文章详细阐述了SerDes设计中的时钟数据恢复（CDR）和均衡电路的挑战，并提出了一种典型的SerDes系统架构。设计目标为Level II的LR连接，最大传输速率为6.25Gbps。CDR包括基于PLL、DLL、PI和过采样的结构，文中重点讨论了基于PI的CDR结构。均衡电路部分，讨论了连续时间线性均衡（CTLE）、前馈均衡（FFE）和判决反馈均衡（DFE）的工作原理和应用场景。

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论文题目：应用于串行RapidIO的高速SerDes电路设计

作者：张雪琳 -北大硕士

并行传输

优点：不需要对数据进行额外处理，且传输数据量随并行数据位数成倍增加

缺点：由于芯片封装技术落后于集成电路的发展速度，导致有限的芯片管脚数目无法满足并行数据传输的需求，从而给并行数据传输方式提出了巨大的挑战；随着系统工作速度的提高，并行数据间的信号歪斜和串扰等问题也越来越严重，且更容易受到工艺涨落、电压波动和温度变化的影响而导致通道间特性不对称，这越发限制了并行传输方式的发展

Serdes(Serializer/Deserializer)

在发射端（Transmitter，Tx）将多路低速并行信号转换成高速串行信号（串行功能）；在信号经过传输线以后，又负责在接收端（Receiver，Rx）将高速串行信号重新转换成低速并行信号（解串功能）。该技术能够充分利用传输线的信道容量，减少传输线和器件的引脚数目，从而提高传输速度、降低通信成本。此外，SerDes技术采用差分交流耦合信号，具有传输速率快、传输距离远及抗干扰能力强等优点，已成为主流的串行通信技术。

在高速SerDes电路中，通常在接收端采用时钟数据恢复电路（Clock and Data Recovery，CDR）从数据跳变沿中恢复出合适的采样时钟，从而不需要直接传输高速时钟信号。这样可以降低对时钟偏斜的依赖，减少时钟布线的限制，从而提高数据传输速率。对于串行RapidIO中的SerDes电路，也采用CDR来产生接收端采样时钟。在多通道扩展时，需要在每个通道单独采用时钟恢复电路。

Serdes设计难点

1、接口时钟问题

在高速串行接口电路中，芯片内部处理并行信号，而通道传输串行信号。这就需要接口模块在发射端和接收端分别实现串行和解串的功能，即SerDes，这使得电路在接口部分的工作速度高于芯片内部工作速度。

源同步接口（SourceSynchronous Interface）是一种可行的解决办法。在源同步系统中，接收端与发射端共享同一个时钟源，从而需要对整个接口电路进行时钟树设计。然而，出于功耗和可靠性的考虑，系统设计应避免将一个高速时钟信号直接分布在整个芯片上。因此，源同步接口电路通常采用一个较低的时钟信号做布局布线，并通过锁相环（Phase Locked Loop，PLL