zynq7000 中如何不修改PL端，而在sdk中修改pll io 的频率

zhyg_321

于 2022-02-13 20:21:38 发布

阅读量638

点赞数

分类专栏： zynq FPGA 文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/zhyg_321/article/details/122913232

版权

在FPGA开发过程中，为了快速调试，避免频繁重新编译PL端代码，可以在Vitis的SDK中操作。通过修改_psinit目录下的ps7_init.tcl文件，调整PLL IO的时钟频率。具体做法是修改寄存器值，如mask_write指令用于设置分频寄存器，以实现所需频率。参考ps7_init.html文件了解各寄存器详情，系统首先将输入时钟33.33333MHz倍频至1000MHz，再通过分频器得到目标频率。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

经常在调试时，需要修改pl端的CLK_FCLK频率值，每次修改都需重新编译pl端代码，耗时编译！

经过研究，发现vitis工程中，在平台的应用工程中，在_ide\psinit目录下得ps7_init.tcl中修改相应的寄存器，从而达到修改pll-io时钟频率的目的。

其中ps7_init.tcl时在vitis 的ide中设置的，在debug config 中，可以设置这个文件。

其中关于时钟的寄存器在

proc ps7_clock_init_data_3_0 {} {
    mwr -force 0XF8000008 0x0000DF0D
    mask_write 0XF8000128 0x03F03F01 0x00700F01
    mask_write 0XF8000138 0x00000011 0x00000001
    mask_write 0XF8000140 0x03F03F71 0x00100801
    mask_write 0XF800014C 0x00003F31 0x00000501
    mask_write 0XF8000150 0x00003F33 0x00000A01
    mask_write 0XF8000154 0x00003F33 0x00000A02
    mask_write 0XF8000168 0x00003F31 0x00000501
    mask_write 0XF8000170 0x03F03F30 0x00200400
    mask_write 0XF8000180 0x03F03F30 0x00100700
    mask_write 0XF8000190 0x03F03F30 0x00200400
    mask_write 0XF80001C4 0x00000001 0x00000001
    mask_write 0XF800012C 0x01FFCCCD 0x01EC044D
    mwr -force 0XF8000004 0x0000767B

最低0.47元/天解锁文章