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RSS订阅原创 zynq pl端调用ps时钟
采用这块开发板开发ad9361,但实际上ad9361是采用PL资源，却没有PL端系统时钟。很多人没有接触过PS端，但是可能购买板卡没PLl端的系统时钟或者系统复位，然后只能采用模块产生的时钟或者复位。写这个目的也是自己折腾了一天，很长时间没有接触PS端的东西，加深印象。网上资料都不全不详细，这里花点免费为大家公开减少时间浪费。告知：我这里只是调用PL时钟，里面代码无法透露，然后下面我提供了一个购买的ZYNQ7020搭建了例程。
2024-12-05 15:00:23
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原创 SERDER/GT
TX 数据路径有两个用于 PCS 的内部并行时钟域:PMA 并行时钟域(XCLK)和 PCS 并行时钟域（TXUSRCLK）， 如果要传输数据，XCLK 速率必须与 TXUSRCLK 速率匹配，并且必须解决两个时钟域之间的相位差。进入均衡器以后进入高速ADC,就外部模拟信号转成数字信号，进入SIPO(串行数据转并行数据），然后进入COMMA Detect and align （K码检测和数据对齐），进入8b/10b decoder (8b/10b)解码，进入。PMA数据预/后加重，进行驱动，幅度调整。
2024-07-04 15:52:44
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原创 16位数据转128位数据
思维逻辑很简单，看仿真。valid_out计数到7的时候拉高一次即可。仿真代码输入数据产生随机数据对比数据转换是否正确。
2024-07-04 10:58:26
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原创 wire 和 reg
在连续赋值语句assign中，表达式右侧的计算结果可以立即更新到表达式的左侧，可以理解为逻辑之后直接连接了一条线，这个逻辑对应于表达式的右侧，这条线对应于wire；型表示的寄存器类型，用于always模块内被赋值的信号，且必须定义为reg型，代表触发器，常用于时序逻辑电路，reg相当于存储单元，默认初始值是x。型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
2024-05-29 14:50:15
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空空如也
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