Matlab中Lut原理及对线段端点的检测

本文介绍了一种基于模板匹配的线段端点检测算法,通过构建特定的查找表实现高效检测。文中详细展示了2*2及3*3模板的设计,并以线段端点检测为例,说明了查找表的构建过程及扫描检测流程。


1、对于小的模板2*2或3*3,可以使用查找表的方法进行处理,一般采用以下两种形式的模板:


4

1

8

2

                                                                                                                                             表1.2*2模板

 


64

8

1

128

16

2

256

32

4

                                                                                                                                          表2.3*3模板

 

 

2、举例如下:

对线段端点的检测,检测模板A为

1

 1

 1

 1

 1

 1

 1

 1

 1

                        表3.检测模板

红色底的为中心检测点,端点的判断条件是,sum(A(:))==2,也就是说模板检测区域当中心点为1时,它的8邻域最多有一个为1。下图为要检测的图。



图1.检测的图

(1).根据规则首先生成查找表。

 

1

2

4

8

16

32

64

128

256

1

1

 0

0 

0 

1

0

0 

0 

0 

17+1=18

2

0

1

 0

 0

1

0

0

0

0

18+1=19

4

0 

0 

1

0 

1

0 

0 

0

0 

20+1=21

8

0 

0 

0 

1

1

0 

0 

0 

0 

24+1=25

16

0 

0 

0 

0 

1 

0 

0 

0 

0 

孤立点

32

0 

0 

0 

0 

1

1

0 

0 

0 

48+1=49

64

0 

0 

0 

0 

1

0 

1

0 

0 

80+1=81

128

0 

0 

0 

0 

1

0 

0 

1

0 

144+1=145

256

0 

0 

0 

0 

1

0 

0 

0 

1

172+1=173














表4.值应为1的模板

 

 

查找表的长度=29=512。3*3模板共有9个格,每个格有2种状态,根据排列组合,可生成29个3*3的模板。但注意到表2的和为511,只能生成【0511】范围的值,所以还给表2中的每个元素加1,这样才能生成【1512】范围的索引。

第一行相当于模板:

0

0

1

0

1

0

0

0

0

                    表5.表4中第一行相当的模板

当是这种情况的时候,索引值为18(16+1+1),这时应把512个元素的查找表的18位置设为1。

右侧红色数字查找表中应该置为1的索引。

最后生成查找表:

 0

 1

 1

 

 1

 

 0

 

 1

 

 1

1

18

19

81

115

145

273

 

 


                                                                                表6.查找表

(2).扫描过程:

【1】.扫描到非端点:

0

1

0

0

0

0

1

0

0

1

0

0

1

1

0

0

0

1

0

0

0

1

0

0

0

                                                      表7.扫描到非线段终点

 

采集模板为

1

0

0

0

1

1

0

1

0

表8.采集到的数据模板

,与表2中3*3的模板相点乘,得到:

 

 

1*64

0*8

0*1

0*128

1*16

1*2

0*256

1*32

0*4

表9.采集到数据模板与索引模板相点乘

计算得:1*64+0*8+0*1+0*128+1*16+1*2+0*256+1*32+0*4=114,加1得115,查找表得0,这是非端点。

【2】扫描到端点:

0

0

0

0

0

0

0

0

0

0

0

1

1

0

0

1

0

0

0

0

0

0

0

0

0

 

 

 

 




                                                          表10.扫描到线段端点

 

0*64

0*8

0*1

1*128

1*16

0*2

0*256

0*32

0*4

                                              表11.采集到数据模板与索引模板相点乘

计算得:0*64+0*8+0*1+0*128+1*16+0*2+0*256+0*32+0*4=144,加1得145,查表得1,所以这点就是线段的端点。

(3).    Matlab程序:

(1)   Demo:

 im=imread('endpoint.bmp');

bw=im2bw(im);

g=endpoints(bw);

imshow(g);

(2)

function g = endpoints(f)

persistent lut

if isempty(lut)

   lut = makelut(@endpoint_fcn,3);

end

 g =applylut(f,lut);

 

(3)

function is_end_point = endpoint_fcn(nhood)

is_end_point = nhood(2,2) &(sum(nhood(:)) == 2); %nhood(2,2)指的是3*3模板中中心位置的点,其坐

%标为(2,2)。这个逻辑表达式指:3*3的模板nhood

%的中心位置(2,2)位置的值为1,且和等于2.

(4)运行结果:



图2.结果图

转自:http://www.cnblogs.com/funtogether/p/3147144.html

 


<think>好的,用户想了解Verilog中LUT原理和用法,以及实现方法。首先,我需要回忆LUT在FPGA中的基本概念。LUT是查找表,属于FPGA的基本组成单元,用来实现组合逻辑。用户可能已经知道FPGA的基本结构,但需要更深入的Verilog实现细节。 接下来,应该解释LUT的工作原理。比如,4输入LUT可以存储16种组合逻辑结果,通过地址选择输出。需要结合Verilog代码示例,展示如何用case语句或数组实现LUT。这里要注意语法正确性,比如使用同步读写还是异步,是否需要时钟触发。 然后,实现方法部分需要分点说明。包括直接编码法、RAM初始化法以及参数化设计。每个方法要给出代码示例,比如用case语句直接定义逻辑,或者用$readmemh从文件加载数据。参数化设计则强调模块的可重用性,适合不同位宽的LUT。用户可能还关心LUT的应用场景,比如代替复杂组合逻辑、存储常数或配置信息。需要举例子,比如七段译码器,这样用户更容易理解实际应用。另外,要注意引用之前的参考资料。引用3提到Verilog实现LUT_RAM,可以结合这部分内容,说明LUT在FPGA中的灵活性和可编程性。同时,引用2中的乘法器可能不直接相关,但可以忽略,除非用户有相关需求。需要检查是否所有数学公式和独立公式使用了正确的LaTeX格式。例如,提到输入输出关系时,如果有方程,要用$$...$$,但这里可能不需要,主要关注代码块和结构。最后,生成相关问题,帮助用户进一步学习。比如LUT的优化方法、与分布式RAM的区别、动态修改内容等。这些问题应该覆盖原理、实现和应用的不同方面,确保用户全面理解。总结步骤:先解释LUT原理,再分点讲实现方法,给出代码示例,说明应用场景,最后提问相关问题。注意引用正确,结构清晰,用中文回答,避免使用Markdown格式,代码块用三个反引号包裹。</think>### Verilog中LUT原理及实现方法 #### 一、LUT(查找表)基本原理 LUT(Look-Up Table)是FPGA中实现组合逻辑的核心单元,其本质是一个可编程的真值表。在Verilog中,LUT通过预定义输入-输出映射关系实现逻辑功能: - **结构**:一个$n$输入LUT可存储$2^n$种输出值,例如4输入LUT对应16种组合逻辑结果[^3]; - **工作流程**:输入信号作为地址索引,直接查表输出对应结果,例如实现$F(A,B,C,D)=A \oplus B \oplus C \oplus D$的逻辑; - **数学表达**:若输入为$n$位向量$X$,则输出为$$Y = LUT[X]$$。 #### 二、Verilog实现LUT的三种方法 1. **直接编码法** 通过`case`语句直接定义逻辑映射关系,适用于小型固定逻辑: ```verilog module lut_4input (input [3:0] addr, output reg y); always @(*) begin case(addr) 4'b0000: y = 1'b0; 4'b0001: y = 1'b1; // ... 其他14种情况 default: y = 1'b0; endcase end endmodule ``` 2. **RAM初始化法** 利用`$readmemh`从文件加载初始化数据,适合大型或可配置LUT: ```verilog module lut_ram (input [3:0] addr, output [15:0] data); reg [15:0] mem[0:15]; initial begin $readmemh("lut_init_data.hex", mem); end assign data = mem[addr]; endmodule ``` 3. **参数化LUT设计** 通过`parameter`实现可重构LUT模块,增强代码复用性: ```verilog module generic_lut #(parameter WIDTH=4, SIZE=16) ( input [WIDTH-1:0] addr, output reg [7:0] out ); reg [7:0] mem [0:SIZE-1]; always @(*) begin out = mem[addr]; end endmodule ``` #### 三、LUT的应用场景 1. **组合逻辑替代**:替代多级门电路,降低传播延迟[^1]; 2. **常数存储**:存储滤波器系数、三角函数表等; 3. **动态重构**:通过重写LUT内容实现运行时逻辑切换[^3]。 #### 四、关键设计要点 - **同步 vs 异步**:组合逻辑LUT无需时钟,存储型LUT需同步读写控制; - **资源优化**:超过6输入的逻辑需拆分多级LUT实现; - **初始化验证**:通过仿真波形检查LUT输出是否符合预期。
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