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RSS订阅原创 Vitis中如何追踪函数层级调用，定位bug
在调试DP RX工程时，DP初始化完成后出现了IIC总线访问异常，表现为在函数中检查IIC控制器状态寄存器时，条件不满足（状态值为XIIC_SR_RX_FIFO_EMPTY_MASK），导致一直处于while()循环中不断检查状态寄存器，无法执行下一步。解决办法：使用TCF Profiler工具追踪函数的调用层级，即可定位出调用函数的原因。
2026-01-08 15:54:48
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原创 Debanding算法介绍
算法基于《Efficient Debanding Filtering for Inverse Tone Mapped High Dynamic Range Videos》中的边缘感知稀疏滤波器，采用边缘感知与稀疏滤波相结合的思想，对输入的HDR（12bit）图像分别进行水平均值滤波、垂直均值滤波，以去除HDR图像中的带状伪影，使之更加平滑。注：本文在移植算法时具体操作步骤与原文算法略有不同。图1 算法处理过程示意图稀疏滤波器配置：taps = 5，span = 13，后续原理以此配置为例；
2026-01-05 12:05:16
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原创 高速接口-IBERT测试
IBERT核是一个用于高速串行收发器（GTP、GTX、GTH等）测试的IP核，主要功能包括：比特误码率测试：通过统计错误bit数与传输的总bit数比例，评估链路质量；眼图生成：直观显示信号完整性，帮助分析噪声、抖动参数；链路配置与监控：支持调整收发器参数（如：预加重、信道均衡等），实时检测信号性能。上图所述：位于Quad(n)的GTHE收发器可以使用来自Quad(n-1)、Quad(n-2)或Quad(n+1)、Quad(n+2)的参考时钟输入作为自己的参考时钟使用。
2026-01-05 11:36:09
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原创 FPGA设计案例--通用UART收发模块设计
基于Verilog的通用UART接收、发送模块，支持多种波特率、多种数据长度、校验位，并且，接收模块使用了16倍过采样技术对接收到的bit进行软判决。
2024-08-27 14:41:22
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原创 FPGA设计案例--线性插值的DDS信号发生器
在项目中，有时需要用到DDS信号发生器来产生一些基本信号用于驱动AD，虽然，Vivado或Quartus都有提供DDS IP核，但是都只能产生正弦信号/或余弦信号，像三角波信号、方波信号是没有办法产生的，这时，就需要我们自己设计一款能够生成任意波形的DDS信号发生器了。
2024-08-27 14:06:44
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原创 FPGA千兆以太网通信--基于CycloneIV
基于AlteraTriple-Speed Ethernet MAC IP实现的FPGA千兆以太网通信测试。
2024-08-04 00:21:40
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原创 图像处理算法 -- 3D-LUT插值算法之Matlab仿真
本文主要是对3D-LUT插值算法原理做了简单的介绍，并且利用Matlab对算法进行了仿真，为后续FPGA移植打下了坚实的理论基础。
2024-06-13 19:48:28
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DDR3协议标准-JEDEC STANDARD DDR3 SDRAM Specification
2023-04-17
空空如也
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