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RSS订阅原创 FPGA设计案例--通用UART收发模块设计
基于Verilog的通用UART接收、发送模块，支持多种波特率、多种数据长度、校验位，并且，接收模块使用了16倍过采样技术对接收到的bit进行软判决。
2024-08-27 14:41:22
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原创 FPGA设计案例--线性插值的DDS信号发生器
在项目中，有时需要用到DDS信号发生器来产生一些基本信号用于驱动AD，虽然，Vivado或Quartus都有提供DDS IP核，但是都只能产生正弦信号/或余弦信号，像三角波信号、方波信号是没有办法产生的，这时，就需要我们自己设计一款能够生成任意波形的DDS信号发生器了。
2024-08-27 14:06:44
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原创 FPGA千兆以太网通信--基于CycloneIV
基于AlteraTriple-Speed Ethernet MAC IP实现的FPGA千兆以太网通信测试。
2024-08-04 00:21:40
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原创 图像处理算法 -- 3D-LUT插值算法之Matlab仿真
本文主要是对3D-LUT插值算法原理做了简单的介绍，并且利用Matlab对算法进行了仿真，为后续FPGA移植打下了坚实的理论基础。
2024-06-13 19:48:28
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原创 DDR3控制器测试--基于Quartus Prime 18.1的EMIF IP核
基于Quartus Prime18.1标准版的DDR3 IP核控制器仿真验证。
2023-04-19 23:38:05
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DDR3协议标准-JEDEC STANDARD DDR3 SDRAM Specification
2023-04-17
空空如也
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