8b/10b SERDES的接口设计

8b/10b SERDES的接口设计

摘要

串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器/ 解串器）所取代。起初，SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列，但多见于高端FPGA芯片中，而且价格昂贵。

本方案是以CEM最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES收发单元，通过完全数字化的方法实现SERDES的CDR（Clock Data Recovery，时钟数据恢复），完成100~200Mhz的板间SERDES单通道通信，该SERDES接口方案具有成本低、灵活性高、研发周期短等特点。

关键字：HR03、SERDES、CDR

1硬件接口：

硬件的接口如上图所示，主要包括发送与接收模块。

发送模块包括8b/10b编码器，并串转换器，锁相环（PLL）频率合成器和发送器，接收模块包括 8b/10b解码器，Comma 检测器，串并转换器，时钟数据恢复器（CDR）和接收器。

8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的 10 位8b/10b 编码，并串转换用于将 10 位编码结果串行化，并串转换所需的高速、低抖动时钟由锁相环提供，发