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原创 vivado 烧录bin文件之后，下载器的灰色排线拔掉，再上电后，才能观察到现象!

烧写bin文件的目的，是采用bin文件烧写的方式，将程序烧写到片外fiash上，使用烧写bin文件的方式，在烧写完成后即使FPGA掉电，程序也不会丢失。而我们烧写bit文件，是将程序存储在FPGA片上，当FPGA掉电以后，程序就丢失了。1、在设置里面按照下图勾选-bin_file *;点击确定后，再重新生成一次bit文件，这个时候就会在生成bit文件的同时也会生成bin文件。注意:在bin文件烧写完后，切记，一定需要将下载器的灰色排线拔掉，再上电后，才能观察到现象!

原创 quartus 擦除flash

quartus擦除flash

原创 Vivado2021.2与Modelsim20.4关联成功（Qesta/Matlab类似）

1.官方文档查找与Vivado2021.2兼容的第三方工具点击链接：VivadoDesign Suite User Guide: Release Notes​​​​​​2.下载Modelsim20.4并破解破解好的Modelsim 2020.4.这个资源比较难找到。分享个百度网盘链接链接：https://pan.baidu.com/s/17mMOKetKgjovjjNOHs7_4A提取码：nq4d–来自百度网盘超级会员V6的分享3.关联遇到问题：在这...

原创 LINUX Quaruts18.1 ubuntu20.4

原创 Openshot 的Linux版打开方式

ieeei@ieeei-Vostro-3500:~$ cd Downloads/ieeei@ieeei-Vostro-3500:~/Downloads$ chmod +x OpenShot-v2.6.1-x86_64.AppImageieeei@ieeei-Vostro-3500:~/Downloads$ ./OpenShot-v2.6.1-x86_64.AppImage

原创 vivado21.2 擦除程序 Erase

原创 Verilog [bit+: width]语法

原创 multiboot 合成

原创 【无标题】

VSCODE

原创 傅里叶系列之一

https://www.cnblogs.com/h2zZhou/p/8405717.htmlhttps://zhuanlan.zhihu.com/p/374489378https://blog.youkuaiyun.com/qq_39300235/article/details/103453909

原创 FPGA 速度等级

https://blog.youkuaiyun.com/zstars09/article/details/6099445

原创 史上最牛时序约束讲解

https://blog.youkuaiyun.com/u012176730/article/details/54412323

原创 多重启动FPGA xilinx A-7

https://blog.youkuaiyun.com/qq_32752869/article/details/116757986

原创 TCP/IP类文章

https://www.cnblogs.com/imyalost/p/6086808.html

原创 2021-04-29

2021.4.29兽用耳标数据读取，UART项目，使用的烧写MCS，记录。

原创 VHDL_BaseGrammer

VHDL_BaseGrammer 百度文库VHDL基础——阿傥的博客csdnTYPE 数据类型VHDL 中Others 的用法VHDL event 属性VHDL generate 语句使用VHDL 属性语句之attribute请问在VHDL里将一个信号置为open是什么意思?FOR...

原创 VHDL Process

原创 Araxis Merge 软件-----最佳文件对比软件

其可以对比两个文件夹，也可以对比一个个具体的文件。非常好使。感谢我的boss傅工让我知道还有这么一款软件。

原创 Vivado (* KEEP=“TRUE“*) 抓取波形 网表

使用Vivado17.4来抓取波形的时候，会遇到一些问题，比如，我想要观察的信号，在网表中找不到，那该怎么办呢？在代码中添加几句常用语句可以解决这个问题。1.一般在模块之前加上这句：(* KEEP_HIERARCHY="YES"*)。例如：(* KEEP_HIERARCHY="YES"*)module ads1018(output reg ads_clk ,output reg ads_din ,output reg ads_...

原创 关于时间长河的一点小思考

在有限的时间轴上行走的人，岂能不花点时间跃迁到一个可以俯视这条时间轴的位置去留意过往、当下、未来这三段时时刻刻在变动的人生轨迹。我很是开心，自己有那么一丁点的时间可以跃迁到那么一个位置，我更开心的是，自己有这个跃迁意识。可是，接下来的问题也很多，因为看到的比较多，所以也容易迷茫。就相当于，你以前是走在一条没有分叉的路上，如今走上的是一条有许多分叉的路，所以，每当你遇到分叉路口，你都会不知道如何是好...

原创 我不想与我不能，

我不想与我不能，读这篇文章给我的触动最深，原来自己一直以为的那些“理所当然”，竟然是不过是心理学中的“自利归因”现象。作者，通过仔细观察从“我不想”到“我不能”思维转换过程，得出的结果就是，原始大脑已习惯为我们的失败找借口，而且理由很合理，合理的连自己都不会怀疑它的正确性，人人都说你骗的了别人却骗不了自己，而“自利归因”这一现象恰恰自己就是给自己的一块遮羞布，其专门就是说服你自己的，可想而知哪...

原创 2019.12.13

明天就要考六级，这几天买了李笑来的大作《财富自由之路》。准备拜读其大作，并做好笔记，这些都不是很重要，重要的是可以把它应用在实际生活中。好了，鉴于明天需要考六级，我需要开始复习了，六级总分710第一：15:10分考试正式开始写作的分值为总分的15% = 106.5分63.9分为及格时间安排30分钟第二：15:40 听力考试开始----16:...

原创 FPGA + Quartus II + Verilog+ ASKMOD ( The Second Chapter)

 The Second Chapter：Create an IP core (NCO core) in the ASKMod project     保存到默认的工程目录下，IP核名字取为dds（注意里面的source文件是自己建的，用于放源代码）          July 26th 2018...

原创 FPGA + Quartus II + Verilog+ ASKMOD ( The First Chapter)

The First Chapter：Create a new project called ASKMod      July 25th 2018