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雅可
嵌入式码农一枚
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FPGA_AXI4总线
一)AXI总线是什么？ AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。 AXI4：主要面向高性能地址映射通信的需求； AXI4-Lite：是一个简单地吞吐量地址映射性通信总线； AXI4-Stream：面向高速流数据传输；转载 2014-11-25 17:15:29 · 8375 阅读 · 2 评论 -
如何制作Xilinx的.coe文件
Xilinx的Rom的初始化是一件很麻烦的事情，要导入Coe文件。alteral是mif和hex文件，有专门的软件可以生成。coe文件的格式如下：MEMORY_INITIALIZATION_RADIX=10;MEMORY_INITIALIZATION_VECTOR=512,515,518,522,525,528,531,535,538,54。。。。。。。转载 2015-01-12 22:11:09 · 20925 阅读 · 1 评论 -
阻塞赋值和非阻塞赋值
在Verilog语言中，有阻塞赋值和非阻塞赋值。 阻塞赋值是在一个过程中，前后是顺序执行的，是串行的，后面的语句必须在前面的语句执行之后。 非阻塞赋值是并行的，同时发生的。 我做了一下实验 1、非阻塞赋值部分代码： begin转载 2015-01-12 22:13:37 · 613 阅读 · 0 评论 -
Vivado的helloword程序（二）：软件工程部分
建立工程Export结束后，会自动启动SDK。界面如下。可以看到工程浏览器Project Explorer中已经有一个硬件平台hw_platform_0，里面有一系列配置和初始化文件。不要修改这些文件。新建Xilinx C 工程新工程建立向导，在此命名为Zynq_Design，点击Next选择Hello World，然后点击F原创 2015-03-16 22:33:57 · 4600 阅读 · 0 评论 -
Vivado的helloword程序（一）：硬件工程部分
硬件平台：ZedBoard软件平台：vivado2013.3本示例通过综合、实现，生成比特流，发送到SDK实现。启动vivado并且创建一个项目根据提示操作一步步创建新项目的时候记得选择RTL Project板子选择ZedBoard，其他默认。创建一个IP综合设计在IP Integrator中选择Create Bloc原创 2015-03-16 21:56:41 · 5735 阅读 · 0 评论