FPGA_AXI4总线

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#FPGA #AXI4 #总线 #接口

本文介绍了AXI4总线的基础知识，包括AXI4、AXI4-Lite及AXI4-Stream的不同应用场景，详细解释了它们的工作原理与优势。重点分析了AXI4-Lite和AXI4-Stream在NetFPGA10G中的应用，以及它们如何分别处理控制层面和数据层面的通信。

    (一)AXI总线是什么？

    AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。

    AXI4：主要面向高性能地址映射通信的需求；

    AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；

    AXI4-Stream：面向高速流数据传输；

    AXI4总线分为主、从两端，两者间可以连续的进行通信。

    ISE从12.3版本，Virtex6，Spartan6芯片开始对AXI4总线提供支持，并且随着Xilinx与ARM的合作面逐渐展开而得到大力推广。

    (二)AXI4的优势

    1.通过统一的AXI接口，开发者为开发ip core只需要学习一种协议即可；

    2.AXI4是面向地址映射的接口，允许最大256轮的数据突发传输；

    3.AXI4-Lite是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元；

    4.AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；

   

    NetFPGA10G采用了AXI4系列总线架构，而Xilinx从Virtex6，Spartan6才开始支持AXI4。因此斯坦福的开发人员对在Virtex6上编译出的带有AXI4总线的ngc文件进行了修改加载到NetFPGA10G的ipcore中，使之骗过ISE，继续网表映射流程。

    NetFPGA10G主要使用了其中的轻量级AXI4-lite（后文简写为axi）以及AXI4-stream（后文简写为axis）两者。前者用于CPU与ip core之间的通信；后者用于各ip core之间进行高速数据传输。如果将整个构架分为控制层面与数据层面，则axi主要负责控制层面，axis主要负责数据层面。

     本文后续内容主要对轻量级axi以及axis总线进行介绍，如需AXI4整体总线通信模式，请参看ARM AXI4 Specification,  Xilinx UG761 AXI Reference Guide.

    (三)AXI4的工作模式

    1.握手机制

     AXI4所采用的是一种READY，VALID握手通信机制，即主从模块进行数据通信前，新根据操作对各所用到的数据、地址通道进行握手。主要操作包括传输发送者A等到传输接受者B的READY信号后，A将数据与VALID信号同时发送给B。如下图所示：

    2.axi的工作模式：

    axi总线分为五个通道：

  • 读地址通道，包含ARVALID, ARADDR, ARREADY信号；
  • 写地址通道，包含AWVALID，AWADDR, AWREADY信号；
  • 读数据通道，包含RVALID, RDATA, RREADY, RRESP信号；
  • 写数据通道，包含WVALID, WDATA，WSTRB, WREADY信号；
  • 写应答通道，包含BVALID, BRESP, BREADY信号；
  • 系统通道，包含：ACLK，ARESETN信号；

    其中ACLK为axi总线时钟，ARESETN是axi总线复位信号，低电平有效；读写数据与读写地址类信号宽度都为32bit；READY与VALID是对应的通道握手信号；WSTRB信号为1的bit对应WDATA有效数据字节，WSTRB宽度是32bit/8=4bit；BRESP与RRESP分别为写回应信号，读回应信号，宽度都为2bit，‘h0代表成功，其他为错误。

    A.读操作：

    顺序为主与从进行读地址通道握手并传输地址内容，然后在读数据通道握手并传输所读内容以及读取操作的回应，时钟上升沿有效。如图所示：

    B.写操作：

    顺序为主与从进行写地址通道握手并传输地址内容，然后在写数据通道握手并传输所读内容，最后再写回应通道握手，并传输写回应数据，时钟上升沿有效。如图所示：

    3.axis工作模式

    axis分为：

  • tready信号：从告诉主做好传输准备；
  • tvalid信号：主告诉从数据传输有效；
  • tlast信号：主告诉从该次传输为突发传输结尾；
  • tdata信号：数据，可选宽度32,64,128,256bit
  • tstrb信号：为1的bit为对应tdata有效字节，宽度为tdata/8
  • tuser信号  ：用户定义信号，宽度为128bit
  • aclk信号：总线时钟，上升沿有效；
  • aresetn信号：总线复位，低电平有效；

    通信时序如图所示：

 

    axi与axis是AXI4总线中通信复杂度较低的两条总线，最大开发难度存在于axi的控制平面向axis的数据平面下发参数时，由于axi与axis时钟频率不同而产生的跨时钟域数据传输问题。

FPGA实现AXI4总线的读写_如何写axi4逻辑
ppqppl的博客
04-25 2552
通道信号源信号描述全局信号aclk主机全局时钟aresetn主机全局复位，低有效写通道地址与控制信号通道主机写地址ID，用来标志一组写信号主机写地址，给出一次写突发传输的写地址主机突发长度，给出突发传输的次数主机突发大小，给出每次突发传输的字节数主机突发类型主机总线锁信号，可提供操作的原子性主机内存类型，表明一次传输是怎样通过系统的主机保护类型，表明一次传输的特权级及安全等级主机质量服务QoS主机有效信号，表明此通道的地址控制信号有效从机。
FPGA AXI4总线操作教程
weixin_66634995的博客
03-07 1446
AXI总线是一种基于数据包传输的接口，它采用主从设备模式进行通信。主设备负责发起数据传输请求，而从设备则响应这些请求，完成数据传输。AXI总线支持多种数据传输模式，包括单向和双向传输，以及不同的数据宽度和突发长度。下面是关于AXI总线数据宽度和地址宽度的初始化代码。AXI总线作为一种高性能、低延迟的片上系统接口标准，为现代数字系统设计提供了强大的支持。通过掌握AXI总线的基本操作和关键概念，读者可以更好地利用AXI总线实现高效、可靠的数据传输和控制功能。
verilog-axis:用于FPGA实现的Verilog AXI流组件
04-04
Verilog AXI流组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 AXI Stream总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括带有智能总线协同仿真端点的完整MyHDL测试平台。 文献资料 仲裁模块 通用可参数化仲裁器。 支持优先级和循环仲裁。 支持阻塞，直到请求释放或确认。 axis_adapter模块 axis_adapter模块桥接不同宽度的AXI流总线。 该模块是可参数化的，但是有某些限制。 首先，总线字的宽度必须相同（例如，一个8位通道和8个8位通道，但不能一个16位通道和一个32位通道）。 其次，总线宽度必须以整数倍相关（例如2个字和6个字，但不是4个字和6个字）。 必要时将在更宽的总线侧插入等待状态。 axis_arb_mux模块 具有参数设置的数据宽度和端口数的帧感知AXI流仲裁多路复用器。 支持优先级和循环仲裁。
AXI4总线协议（包含AXI4-Lite、AXI4_full、AXI4-Stream）
Random南荞的博客
04-10 4879
AXI（高级可扩展接口），是ARM MBA的一部分；AMBA：高级微控制器总线架构；是1996年首次引入的一组微控制器总线；开放的片内互联的总线标准，能在多主机设计中实现多个控制器和外围设备之间的连接和管理。AXI4是学习ZYNQ的PL与PS交互通信的重要部分，必须弄懂原理时序，后续在进行实时整理更新。
FPGA 中的 AXI 总线介绍
weixin_63763813的博客
10-12 1509
AXI（Advanced eXtensible Interface）是 FPGA 中最常用的片上总线标准，用于连接处理系统（PS）与可编程逻辑（PL）。它具有高带宽、低延迟和模块化特性，广泛应用于数据传输与控制。AXI 分为 AXI4、AXI4-Lite、AXI4-Stream 三种类型，分别用于高速存储、寄存器访问和数据流传输。掌握其握手、突发和流控机制，是构建高性能 FPGA 系统的基础。
AXI4总线协议 ------ AXI_LITE协议
mvpkuku的博客
05-16 1336
1.复位信号进行跨时钟域同步（用户时钟/AXI4时钟）2.仅当user_wr_ready为高时，用户的写通道是有效的3.例化两个fifo分别存储用户端传来的地址以及数据用户时钟写入，并通过AXI时钟读出4.控制AXI_LITE（状态机）接口信号是在AXI时钟下进行 （控制cmd_rden/data_rden并输出对应的相关接口数据）// Description: AXI_lite写通道。
[FPGA基础] AXIS篇
S&Z3463的博客
04-24 2073
AXI4-Stream 是一种无地址通道的协议，专为高效的点对点数据流传输设计。它不涉及存储器映射，直接传输数据包，适用于数据流处理。创建新 IP，定义 AXI4-Stream 主或从接口。配置接口参数（如 TDATA 宽度、TUSER 宽度）。打包为可复用 IP 核。Verilog/VHDL 实现编写 AXI4-Stream 主或从设备逻辑，遵循 TVALID/TREADY 握手协议。实现数据包控制逻辑，处理 TLAST 和 TUSER。验证。
详解ZYNQ里AXI4&AXI4;-Lite&AXI4;-Stream协议
10-28
详解ZYNQ里AXI4&AXI4;-Lite&AXI4;-Stream协议，非常详细的资料
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master_slave.rar_AXI4总线_Master/Slave_axi lite master_axi4 lite_i
07-14
通过深入理解这些内容，开发者可以学习如何在FPGA或SoC设计中使用AXI4-Lite总线进行主从机通信，从而提高系统性能并简化设计流程。无论是对AXI4-Lite协议的初学者还是经验丰富的工程师，这个资源都提供了宝贵的实践...
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09-11
该主题涵盖了CAN（Controller Area Network）总线、AXI接口、Xilinx CAN IP核（xilinxcanip）、AXI CAN（axican）以及FPGA（Field-Programmable Gate Array）设计的相关知识。下面将逐一展开这些关键概念。 首先，...
基于FPGA的AXI4总线时序设计与实现
10-17
针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输...
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axi4_AXI4_LITE_axi4_AXI4-AXI4_LITE_
10-01
它会模拟AXI总线上的各种操作，如读写请求，然后检查适配器是否正确地将这些请求转换为对AXI4-LITE总线的操作，并返回正确的响应。 "axi_to_axi_lite.sv"可能是适配器的核心实现，负责转化AXI4协议到AXI4-LITE协议...
axi4-stream 协议书
06-10
The AXI4-Stream protocol is used as a standard interface to connect components that wish to exchange data. The interface can be used to connect a single master, that generates data, to a single slave, that receives data. The protocol can also be used when connecting larger numbers of master and slave components. The protocol supports multiple data streams using the same set of shared wires, allowing a generic interconnect to be constructed that can perform upsizing, downsizing and routing operations. The AXI4-Stream interface also supports a wide variety of different stream types. The stream protocol defines the association between Transfers and Packets.
AXI Stream协议及视频流格式
05-07
基于AXI Stream端口的视频流说明文档，中文版的，很详细，前期调试碰到了很多问题，看了这个对设计很大帮助，英文版的实在费解。
FPGA — AXI接口协议介绍
unique_ZRF的博客
11-15 4639
FPGA、AXI协议、AXI4
基于AXI4总线卷积FPGA加速IP核的尝试
weixin_34087503的博客
05-24 458
本文先总结不同AXI IP核的实现的方法，性能的对比，性能差异的分析，可能改进的方面。使用的硬件平台是Zedboard。 不同的AXI总线卷积加速模块的概况 这次实现并逐渐优化了三个版本的卷积加速模块，先简要描述各个版本的主要内容。 版本一 版本一主要是用来测试AXI总线IP核的实现可能。 该模块拥有19个32位寄存器 其中前9个寄存器用来保存需要计算的值 后面9...
AXI Stream协议
weixin_41230430的博客
11-23 669
它简化了传统总线通信的复杂性，特别适用于需要高带宽和低延迟的数据传输应用，如音视频处理、数据采集和高速数据交换等。其简单的握手机制和无地址传输特性，使其非常适合于需要快速、连续数据传输的应用。：AXI Stream使用TVALID和TREADY信号进行简单的握手，当两者同时为高电平时，数据传输成功。：与传统的AXI协议不同，AXI Stream不包含地址信号，因为它主要用于点对点的高速数据流传输，不需要地址来选择目标设备。：通过TLAST信号，可以标识数据包的结束，有助于传输变长的数据帧。
AXI协议——AXI_LITE和AXI_STREAM
qq_44932488的博客
12-11 2263
AXI-LITE顾名思义即简化版的AXI协议，是对完整的AXI协议裁剪后的AXI协议；突发长度永远是1，即只能单次读写，无法连续读写，常用于配置寄存器。由于删减了逻辑，其资源也消耗较少。地址映射，相较于AXI-STREAM，AXI-LITE的每个数据读写都需要对应的地址。AXI-Stream（以下简称AXIS）是AMBA协议的AXI协议三个版本中最简单的一个协议；是AXI4中定义的面向数据流的协议，常用于对数据流的处理，如：摄像头、高速AD、Xilinx的AXI-DMA模块。
FPGA——AXI4总线详解
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居安士的博客
04-09 2万+
对AXI4协议进行了详细解释 读+写
fpga axi_hp读写ddr3
最新发布
11-25
虽然给定引用未直接提及 FPGA 使用 AXI_HP 接口读写 DDR3 的方法和原理，但可以结合相关信息进行一定的推导。 ### AXI 协议基础 AXI 协议是一种高性能、高带宽、低延迟的片内总线，AXI4 协议支持突发传输，适用于处理器访问存储器等需要指定地址的高速数据传输场景，这为 FPGA 通过 AXI_HP 接口读写 DDR3 提供了基础的协议支撑。AXI_HP 接口是 AXI 协议下的高速接口，能够满足 DDR3 高速读写的需求 [^1][^3]。 ### 原理 - **高速传输**：AXI_HP 接口作为高速接口，与 DDR3 的高速读写特性相匹配。它支持突发传输，就像 AXI4 协议一样，可以在一次传输中连续传输多个数据，减少了传输的开销，提高了数据传输效率，满足 DDR3 大容量数据快速读写的要求。 - **缓存机制**：在 AXI 协议中有缓存属性的定义，如 M_AXI_AWCACHE 信号用于定义写传输的缓存属性，决定数据在写入时是否经过缓存以及缓存的管理策略。在 FPGA 通过 AXI_HP 接口读写 DDR3 时，也会涉及到缓存机制，合理配置缓存属性可以优化读写性能 [^4]。 ### 方法 - **接口选择与配置**：在 FPGA 设计中，需要选择 AXI_HP 接口。由于 Xilinx 的 mig ddr Ip 核集成了 AXI4 接口，后续可以兼容 Xilinx 的其他 FPGA，可复用性更强。在配置时，要开启 AXI 接口，若使用 AXI_HP 接口则要进行相应的参数设置。例如，在选择可以兼容的芯片时，要确保所选芯片支持 AXI_HP 接口与 DDR3 的连接 [^1][^2]。 - **封装与驱动**：可以将 AXI_HP 接口封装成更易于使用的接口形式，如 fifo 接口。不同的接口选择会影响 FPGA 的驱动程序，使用 AXI_HP 接口时需要编写相应的驱动程序来实现对 DDR3 的读写操作 [^2]。 ### 代码示例（伪代码） ```verilog // 定义 AXI_HP 接口信号 module axi_hp_ddr3 ( // 时钟和复位信号 input wire clk, input wire rst_n, // AXI_HP 接口信号 // 写地址通道 output reg [31:0] M_AXI_AWADDR, output reg [7:0] M_AXI_AWLEN, output reg [2:0] M_AXI_AWSIZE, output reg [1:0] M_AXI_AWBURST, output reg M_AXI_AWVALID, input wire M_AXI_AWREADY, // 写数据通道 output reg [63:0] M_AXI_WDATA, output reg [7:0] M_AXI_WSTRB, output reg M_AXI_WLAST, output reg M_AXI_WVALID, input wire M_AXI_WREADY, // 写响应通道 input wire [1:0] M_AXI_BRESP, input wire M_AXI_BVALID, output reg M_AXI_BREADY, // 读地址通道 output reg [31:0] M_AXI_ARADDR, output reg [7:0] M_AXI_ARLEN, output reg [2:0] M_AXI_ARSIZE, output reg [1:0] M_AXI_ARBURST, output reg M_AXI_ARVALID, input wire M_AXI_ARREADY, // 读数据通道 input wire [63:0] M_AXI_RDATA, input wire [1:0] M_AXI_RRESP, input wire M_AXI_RLAST, input wire M_AXI_RVALID, output reg M_AXI_RREADY ); // 状态机定义 parameter IDLE = 2'b00; parameter WRITE = 2'b01; parameter READ = 2'b10; reg [1:0] state; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; // 初始化信号 M_AXI_AWADDR <= 32'b0; M_AXI_AWLEN <= 8'b0; M_AXI_AWSIZE <= 3'b0; M_AXI_AWBURST <= 2'b0; M_AXI_AWVALID <= 1'b0; M_AXI_WDATA <= 64'b0; M_AXI_WSTRB <= 8'b0; M_AXI_WLAST <= 1'b0; M_AXI_WVALID <= 1'b0; M_AXI_BREADY <= 1'b0; M_AXI_ARADDR <= 32'b0; M_AXI_ARLEN <= 8'b0; M_AXI_ARSIZE <= 3'b0; M_AXI_ARBURST <= 2'b0; M_AXI_ARVALID <= 1'b0; M_AXI_RREADY <= 1'b0; end else begin case (state) IDLE: begin // 可以根据条件切换到写或读状态 if (write_enable) begin state <= WRITE; // 设置写地址通道信号 M_AXI_AWADDR <= write_address; M_AXI_AWLEN <= write_length; M_AXI_AWSIZE <= write_size; M_AXI_AWBURST <= write_burst; M_AXI_AWVALID <= 1'b1; end else if (read_enable) begin state <= READ; // 设置读地址通道信号 M_AXI_ARADDR <= read_address; M_AXI_ARLEN <= read_length; M_AXI_ARSIZE <= read_size; M_AXI_ARBURST <= read_burst; M_AXI_ARVALID <= 1'b1; end end WRITE: begin if (M_AXI_AWREADY) begin M_AXI_AWVALID <= 1'b0; // 发送写数据 M_AXI_WDATA <= write_data; M_AXI_WSTRB <= 8'hFF; M_AXI_WLAST <= 1'b1; M_AXI_WVALID <= 1'b1; end if (M_AXI_WREADY && M_AXI_WVALID) begin M_AXI_WVALID <= 1'b0; M_AXI_BREADY <= 1'b1; if (M_AXI_BVALID) begin M_AXI_BREADY <= 1'b0; state <= IDLE; end end end READ: begin if (M_AXI_ARREADY) begin M_AXI_ARVALID <= 1'b0; M_AXI_RREADY <= 1'b1; end if (M_AXI_RVALID && M_AXI_RREADY) begin // 处理读数据 read_data <= M_AXI_RDATA; if (M_AXI_RLAST) begin M_AXI_RREADY <= 1'b0; state <= IDLE; end end end endcase end end endmodule ```
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