阻塞赋值和非阻塞赋值

在Verilog语言中，有阻塞赋值和非阻塞赋值。

         阻塞赋值是在一个过程中，前后是顺序执行的，是串行的，后面的语句必须在前面的语句执行之后。

         非阻塞赋值是并行的，同时发生的。

         我做了一下实验

      1、非阻塞赋值

部分代码：                                   

     begin

       a<=indata;

       b<=a;

    end

仿真结果：

 

RTL 综合结果

 

 

 

2.阻塞赋值

 

 

  begin      

        a=indata;

        b=a;

   end

 

RTL综合结果：