详解AXI4-Full接口（1）--什么是AXI4-Full接口？

已于 2024-07-10 18:04:07 修改
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分类专栏： FPGA接口与协议 文章标签： axi4 axi4-full fpga arm Xilinx
于 2021-11-24 16:25:30 首次发布
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本文详细介绍了AXI4-Full接口，包括通道定义、信号、握手机制和传输事务结构。AXI4是Arm定义的高级可扩展接口，用于高性能存储器映射需求。内容涵盖读写地址、数据、响应通道，以及写响应中的各种状态和信号交互，阐述了突发传输的原理和限制，如4K边界规则，强调了握手机制在防止死锁中的重要性。

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目录

1、什么是AXI4-Full？

2、通道（Channel）

2.1、AXI 读取传输事务

2.2、AXI 写入传输事务

2.3、通道定义（channel definition）

读、写地址通道（Read and write address channels）

读数据通道（Read data channel）

写数据通道（Write data channel）

写响应通道（Write response channel）

3、信号

3.1、全局信号（Global signals）

3.2、写地址通道信号（Write address channel signals）

3.3、写数据通道信号（Write data channel signals）

3.4、写响应通道信号（Write response channel signals）

3.5、读地址通道信号（Read address channel signals）

3.6、读数据通道信号（Read data channel signals）

4、握手机制（handshake）

4.1、三种握手情况

4.2、通道关系

5、传输事务结构（Transaction structure）

6、拓扑结构

1、什么是AXI4-Full？

        AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议，包含在“高级微控制器总线架构 AMBA”标准中。

        AXI4 接口 (AMBA 4.0) 分 3 种类型：

  • AXI4 (AXI4-Full)：用于满足高性能存储器映射需求。
  • AXI4-Lite：用于简单的低吞吐量存储器映射通信（例如，往来于状态寄存器的通信）。
  • AXI4-Stream：用于高速流传输数据。

        一般情况下，AXI4-Full总线也被直接简称为AXI4总线。AXI4-Full、AXI4-Lite都是内存映射型总线（需要地址），其是多主多从的拓扑结构，可通过Interconnect&

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Ready和valid同时为高，写数据有效........，写地址，写数据，返回来的写响应，读地址，读数据都需要握手，是比较稍微复杂的信号。（我感觉也没有什么物理层方面的东西，引脚，接口这种实物），就是用代码实现的两个模块之间的通信，物理层依靠的是FPGA板卡的底部资源来实现。写地址，写数据，写响应，读地址，读数据，这五个通道里都有一对握手信号，握手信号一般都是指valid和ready信号，还有一个对应的信息。两个模块间通信，每个模块都有M端和S端，所以A模块的M发送数据给B模块的S。
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AXI4-Lite 是 AMBA AXI4 协议的一个简化版本，专为简单的控制寄存器访问和不需要完整 AXI4 协议复杂性的场景而设计。它提供了一个轻量级的接口，适用于不需要高速数据传输或复杂内存管理单元（MMU）操作的设备和外设。简化的信号集：AXI4-Lite 只包含了 AXI4 协议中最基本的信号，以支持简单的读写操作。不支持突发传输：与完整的 AXI4 协议不同，AXI4-Lite 不支持突发（burst）传输，所有事务都是单拍（burst length 为 1）。固定数据宽度。
AXI4接口调试
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前言 开博的目的很简单，一来每天花点做个总结，感觉自己能顺畅的讲清楚了，也就算真的消化了，二来希望能通过坚持写点东西，提高一下老师眼里“意识流”的文风，总是有好处的。刚好前期师兄建议学习下AXI接口，这样以后遇到没用过的IP核，只要它支持AXI协议，拿来就能用，本着懒人图方便的原则，对AXI协议简单进行了...
AXI4-Stream Data FIFO
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### AXI4-Stream Data FIFO 设计与实现 #### 高层架构概述 AXI4-Stream协议用于高速数据传输，特别是在FPGA和ASIC设计中广泛应用。为了有效管理这些流式接口的数据流动，通常会引入FIFO（First-In First-Out）缓冲器作为中间件来平衡不同模块之间的速率差异[^1]。 #### 数据通路特性 在基于AXI4-Stream的设计里，Data FIFO的主要职责是在发送方(TX)和接收方(RX)之间提供临时存储空间。这有助于缓解由于处理速度不匹配而引起的拥塞问题。具体来说： - **输入端口**：接受来自上游组件通过TVALID/TREADY握手机制传递过来的有效载荷； - **输出端口**：向下游目标发出相同类型的信号组合； 这种双向通信模式允许双方确认何时准备好交换信息[^2]。 #### 实现细节 对于实际部署，在Verilog HDL中定义此类结构时需考虑以下几个方面： - 使用同步复位确保所有内部状态机处于已知初始条件； - 应用灰度编码技术减少跨时钟域转移过程中可能出现的竞争冒险现象； - 设置合理的满/空标志阈值以优化性能并防止溢出或下溢错误发生； 下面给出一段简化版的代码片段展示如何构建这样一个基本单元： ```verilog module axi_stream_fifo #( parameter DATA_WIDTH = 32, parameter DEPTH = 16 )( input wire clk, // Clock signal input wire rst_n, // Asynchronous reset (active low) // Slave interface signals input wire [DATA_WIDTH-1:0] s_axis_tdata, input wire s_axis_tvalid, output reg s_axis_tready, // Master interface signals output reg [DATA_WIDTH-1:0] m_axis_tdata, output reg m_axis_tvalid, input wire m_axis_tready ); // Internal registers and wires declaration... reg [$clog2(DEPTH):0] wr_ptr; reg [$clog2(DEPTH):0] rd_ptr; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin // Reset logic here... end else begin // Write pointer update & data storage management... end end assign fifo_full = (wr_ptr >= {rd_ptr + DEPTH}); assign fifo_empty = (wr_ptr == rd_ptr); assign s_axis_tready = !fifo_full && m_axis_tready; // Read operation control... endmodule : axi_stream_fifo ``` 此模块实现了简单的单通道AXI4-stream FIFO，并包含了必要的控制逻辑来维持正确的读写顺序以及预防潜在的风险状况。
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