详解AXI4-Stream接口（2）--AXI4-Stream接口IP源码分析及仿真

已于 2023-09-09 15:46:07 修改
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分类专栏： FPGA接口与协议 文章标签： verilog AXI4 AXI-STREAM AXIS IP
于 2021-11-22 20:49:40 首次发布
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本文详细介绍了AXI4-Stream接口的自定义IP源码，包括MASTER和SLAVE的创建与调用，以及代码解析。通过分析Vivado中的AXI4-Stream IP核，探讨了从机接收模块和主机发送模块的内部逻辑，如状态机、FIFO写入和读取等，并提供了仿真结果展示握手过程和数据传输细节。

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目录

1、带AXIS接口的自定义IP

2、调用IP

2.1、AXI4-Stream MASTER

2.2、AXI4-Stream SLAVE

3、代码解析

3.1、从机接收模块

3.2、主机发送模块

4、仿真及结果

5、其他

一点思考

1、带AXIS接口的自定义IP

        Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP，一个MASTER，一个SLAVE。将两个接口直接相连，观察Vivado提供的例程，来观察AXI4-Stream的具体实现过程。

2、调用IP

2.1、AXI4-Stream MASTER

        首先新建一个工程，然后点击Tools-----create and package new ip

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