【FPGA笔记系列7】时序逻辑电路基础D触发器

最新推荐文章于 2025-03-20 20:10:15 发布
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分类专栏： FPGA_Notes 文章标签： fpga开发 时序 时序逻辑电路 D触发器 组合逻辑
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本文链接：https://blog.youkuaiyun.com/wlwdecs_dn/article/details/128820525
本文详细探讨了时序逻辑电路，特别是D触发器的工作原理和Verilog描述。通过介绍透明锁存器和触发器，强调了D触发器在时序逻辑中的作用，以及其在不同条件（异步复位、同步复位、时钟允许）下的行为。文中还涵盖了D触发器的Verilog实现和仿真结果，重点讨论了时序逻辑中关键的上升沿和下降沿概念。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

时序逻辑电路

在这里插入图片描述

  • 组合逻辑与时序逻辑电路的本质区别：时序逻辑电路的输出和前一时刻的状态有关，组合逻辑电路的输出只和当前的输入有关

  • 与非门RS锁存器的缺陷：当SR从00变到11时，状态不稳定！

  • 电路中小圈圈表示低电平有效！

透明锁存器

在这里插入图片描述

  • R=1
  • 当En=1时，Q=S
  • 当En=0时，后面为RS触发器，Q、Q非保持原来的状态

用En控制S的状态是否能传到Q！

触发器

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