FPGA学习笔记（五）——时序逻辑电路设计、LED控制、闪烁

已于 2023-03-10 16:56:38 修改
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分类专栏： 从零开始的FPGA生活 文章标签： fpga开发 学习
于 2023-03-10 10:09:00 首次发布
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好久没更新了，这段时间一直在写小论文，终于投出去了，想要产出一篇论文还是很耗时间的。言归正传，我们接着来学习AC620。

一、原理

  1. 时序逻辑电路

时序逻辑电路是指电路任何时刻的稳态输出，不仅取决于当前的输入，还与前一时刻输入形成的状态有关。这跟组合逻辑电路相反，组合逻辑的输出只会跟目前的输入成一种函数关系。换句话说，时序逻辑电路拥有储存元件来存储信息，而组合逻辑电路则没有。下面以计数器为例。

  1. 设计计数器

本节设计一个计数器，使AC620开发板上的4个LED状态每500ms翻转一次。AC620开发板上的晶振输出时钟频率为50MHz，即时钟周期为20ns。这样可以计算得出500ms/20ns=25000000，即需要计数25000000次，也就是需要一个至少25位的计数器（2^25>25000000>2^24）。且每当计数次数达到目标就需要清零并重新计数。

我们要编写的是一个实际硬件电路，所以要先搞清楚用什么器件和逻辑关系，我们通过一个加法器、二选一多路选择器、D触发器和比较器来实现目标。需要一定的数电基础。

先把目标解释成具体操作。计数25000000次，之后清零：从0开始，计数到24999999，下一次就要回到0。

先看二选一多路选择器，它由SEL控制，SEL=0，输出A；SEL=1，输出B。而SEL由最右边的比较器控制，当D触发器的输出为24999999时，比较器输出才为1。很明显，这是为了清零而设置的。加法器的作用是计数+1，存在D触发器中，输出Q反馈到输入，再加1。

  1. 硬件电路

通过LED来显示。

二、开发

开发流程

  1. 创建Quartus Prime工程

  1. 编写计数器HDL描述文本

  1. 编写计数器测试脚本（testbench）

  1. 对计数器进行功能仿真

  1. 在Quartus Prime中执行布局布线

  1. 对计数器进行时序仿真

  1. 分配引脚并编译得到FPGA配置文件.sof

  1. 配置FPGA并运行

  1. 创建工程

创建"LED闪烁"工程

别忘了创建Verilog文件

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